JP2001251190A - デルタシグマｄ／ａ変換器 - Google Patents
デルタシグマｄ／ａ変換器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 デルタシグマ方式Ｄ／Ａ変換器において、デ
ジタル処理により、１量子化ステップをより低いステッ
プで段階的なミュートを可能とする。 【解決手段】 サーモメータコード変換器１とローカル
ＤＡＣ４との間にアナログ信号をゼロとするミュートコ
ード１５とサーモメータコード１４とを選択的にローカ
ルＤＡＣ４に出力するマルチプレクサ２を設け、サンプ
リング周期の１／Ｍの期間を１サイクルとし、ｍ１（0
≦ｍ１≦Ｍ）サイクルにサーモメータコード１４を、他
のｍ２（ｍ２＝Ｍ−ｍ１）サイクルにミュートコード１
５をマルチプレクサ２の出力とし、サンプリング周期毎
に段階的にｍ１サイクルを減少させてミュートし、また
は増加させてミュートを解除する。
ジタル処理により、１量子化ステップをより低いステッ
プで段階的なミュートを可能とする。 【解決手段】 サーモメータコード変換器１とローカル
ＤＡＣ４との間にアナログ信号をゼロとするミュートコ
ード１５とサーモメータコード１４とを選択的にローカ
ルＤＡＣ４に出力するマルチプレクサ２を設け、サンプ
リング周期の１／Ｍの期間を１サイクルとし、ｍ１（0
≦ｍ１≦Ｍ）サイクルにサーモメータコード１４を、他
のｍ２（ｍ２＝Ｍ−ｍ１）サイクルにミュートコード１
５をマルチプレクサ２の出力とし、サンプリング周期毎
に段階的にｍ１サイクルを減少させてミュートし、また
は増加させてミュートを解除する。
Description
【０００１】
【発明の属する技術分野】本発明は高Ｓ／Ｎ（信号対雑
音比）のオーディオ用のデルタシグマ（変調）方式のＤ
／Ａ変換器に関し、特に３次以上の次数をもち、ミュー
ト動作および解除時のクリック音を低減したデルタシグ
マＤ／Ａ変換器に関するものである。
音比）のオーディオ用のデルタシグマ（変調）方式のＤ
／Ａ変換器に関し、特に３次以上の次数をもち、ミュー
ト動作および解除時のクリック音を低減したデルタシグ
マＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】オーディオ用のＤ／Ａ変換器の性能は全
高調波歪率（高調波成分と信号との比）、Ｓ／Ｎ（信号
対雑音比）などを比較的容易に実現可能なデルタシグマ
（変調）方式が多く用いられている。このデルタシグマ
方式では，ノイズシェーピング技術により、たとえば１
６ビット以上のＰＣＭデジタル信号を２レベル（１ビッ
ト）から数レベル（数ビット）の低量子化信号に変換
し、数レベルのローカルなＤ／Ａ変換器（以降、ローカ
ルＤＡＣと言う。）でアナログ信号に再生することがで
きる長所がある。
高調波歪率（高調波成分と信号との比）、Ｓ／Ｎ（信号
対雑音比）などを比較的容易に実現可能なデルタシグマ
（変調）方式が多く用いられている。このデルタシグマ
方式では，ノイズシェーピング技術により、たとえば１
６ビット以上のＰＣＭデジタル信号を２レベル（１ビッ
ト）から数レベル（数ビット）の低量子化信号に変換
し、数レベルのローカルなＤ／Ａ変換器（以降、ローカ
ルＤＡＣと言う。）でアナログ信号に再生することがで
きる長所がある。
【０００３】このようなデルタシグマ出力をミュートす
る場合には、ＰＣＭ（Pulse CodeModulation）オーデ
ィオ信号の場合のように簡単には信号処理ができない。
従来、デルタシグマ方式のＤ／Ａ変換器のミュート方法
としては、図１１に示す、特公平７−１１８６４７号公
報に記載される方式がある。この方式では、量子化器１
１ａ、加算器１１ｂ、１１ｃ、遅延回路１１ｄ、１１
ｅ、１１ｆ、乗算器１１ｇ、１１ｈ、１１ｉからなるノ
イズシェーパ（デルタシグマ変換器）１１Ａとローカル
ＤＡＣ１１Ｂとの間にミュート回路１１ｃを設けて、図
示しない外部回路によってノイズシェーパ１１Ａ内の状
態を判定し、ノイズシェーパ１１Ａと同じクロックで動
作するミュート回路１１Ｃによって量子化器出力Ｘにミ
ュートをかける方式である。この特許でのミュートの目
的は、ノイズシェーパのオーディオ入力信号がない状態
でも量子化器から出力されるアイドリングノイズを出力
させないためである。しかし、この方式でも、ミュート
時の量子化器出力のステップは、最低でも１量子化ステ
ップである。この１量子化ステップの大きさを計算して
みると、２〜５ビットのＤ／Ａ変換器のフルスイング出
力を５Ｖｐｐ（peak-to-peak）とした場合、５／
（２2）〜５／（２5）＝１．２５〜０．１５６２Ｖｐｐ
の量子化ステップとなる。図１２は、２４レベルの３次
ノイズシェーパ出力で最小量子化ステップ（±１レベ
ル）のアイドリング変動になった際にミュートをかけた
場合をシミュレーション的に図示したものである。ミュ
ート時に最低このステップが発生する。
る場合には、ＰＣＭ（Pulse CodeModulation）オーデ
ィオ信号の場合のように簡単には信号処理ができない。
従来、デルタシグマ方式のＤ／Ａ変換器のミュート方法
としては、図１１に示す、特公平７−１１８６４７号公
報に記載される方式がある。この方式では、量子化器１
１ａ、加算器１１ｂ、１１ｃ、遅延回路１１ｄ、１１
ｅ、１１ｆ、乗算器１１ｇ、１１ｈ、１１ｉからなるノ
イズシェーパ（デルタシグマ変換器）１１Ａとローカル
ＤＡＣ１１Ｂとの間にミュート回路１１ｃを設けて、図
示しない外部回路によってノイズシェーパ１１Ａ内の状
態を判定し、ノイズシェーパ１１Ａと同じクロックで動
作するミュート回路１１Ｃによって量子化器出力Ｘにミ
ュートをかける方式である。この特許でのミュートの目
的は、ノイズシェーパのオーディオ入力信号がない状態
でも量子化器から出力されるアイドリングノイズを出力
させないためである。しかし、この方式でも、ミュート
時の量子化器出力のステップは、最低でも１量子化ステ
ップである。この１量子化ステップの大きさを計算して
みると、２〜５ビットのＤ／Ａ変換器のフルスイング出
力を５Ｖｐｐ（peak-to-peak）とした場合、５／
（２2）〜５／（２5）＝１．２５〜０．１５６２Ｖｐｐ
の量子化ステップとなる。図１２は、２４レベルの３次
ノイズシェーパ出力で最小量子化ステップ（±１レベ
ル）のアイドリング変動になった際にミュートをかけた
場合をシミュレーション的に図示したものである。ミュ
ート時に最低このステップが発生する。
【０００４】このため、他の従来のデルタシグマＤ／Ａ
変換器では、図１３のようにローカルＤＡＣの後段で電
子ボリウムやトランジスタ等のミュート回路１１Ｄにて
アナログミュ−トをかけることが多い。
変換器では、図１３のようにローカルＤＡＣの後段で電
子ボリウムやトランジスタ等のミュート回路１１Ｄにて
アナログミュ−トをかけることが多い。
【０００５】
【発明が解決しようとする課題】以上のように従来のデ
ルタシグマ方式Ｄ／Ａ変換器では、ミュート時の量子化
器出力のステップは最低でも１量子化ステップである。
この１量子化ステップの大きさは、ＰＣＭに比べてはる
かに大きく、ミュート時ノイズを低減するために、Ｄ／
Ａ変換器の後段でアナログミュ−トをかけることがほぼ
必須であった。このため、アナログミュート回路による
信号パス増加によるＤ／Ａ変換特性劣化や、その制御回
路量が増大する。
ルタシグマ方式Ｄ／Ａ変換器では、ミュート時の量子化
器出力のステップは最低でも１量子化ステップである。
この１量子化ステップの大きさは、ＰＣＭに比べてはる
かに大きく、ミュート時ノイズを低減するために、Ｄ／
Ａ変換器の後段でアナログミュ−トをかけることがほぼ
必須であった。このため、アナログミュート回路による
信号パス増加によるＤ／Ａ変換特性劣化や、その制御回
路量が増大する。
【０００６】
【課題を解決するための手段】本発明は、デルタシグマ
方式Ｄ／Ａ変換器において、１量子化ステップをローカ
ルＤ／Ａ変換器でアナログに変換する段階でデジタル的
に処理を行い、実質的に１量子化ステップをより低いス
テップで段階的なミュート（通常、「ソフトミュート」
と呼ばれている。）を可能とすることで、後段のアナロ
グミュート回路を不要とする。
方式Ｄ／Ａ変換器において、１量子化ステップをローカ
ルＤ／Ａ変換器でアナログに変換する段階でデジタル的
に処理を行い、実質的に１量子化ステップをより低いス
テップで段階的なミュート（通常、「ソフトミュート」
と呼ばれている。）を可能とすることで、後段のアナロ
グミュート回路を不要とする。
【０００７】
【発明の実施の形態】本発明では、特定のサンプリング
周期で３レベル以上を有する出力信号を発生する量子化
器を備えたノイズシェーパと、上記量子化器の出力信号
をＮレベルのサーモメータコードに変換するサーモメー
タコード変換器と、それぞれサーモメータコードの１レ
ベルに対応するＮ個のローカルＤ／Ａ変換器と、上記Ｎ
個のローカルＤ／Ａ変換器の出力信号を加算し、アナロ
グ信号を発生するアナログ加算器とを有するデルタシグ
マＤ／Ａ変換器において、上記サーモメータコード変換
器と上記ローカルＤ／Ａ変換器との間に、上記アナログ
信号をゼロとするミュートコードと上記サーモメータコ
ードとを選択的に上記ローカルＤ／Ａ変換器に出力する
マルチプレクサを設け、上記サンプリング周期の１／Ｍ
の期間を１サイクルとし、ｍ１（0≦ｍ１≦Ｍ）サイク
ルに上記サーモメータコードを上記マルチプレクサの出
力とし、他のｍ２（ｍ２＝Ｍ−ｍ１）サイクルに上記ミ
ュートコードを上記マルチプレクサの出力とし、上記サ
ンプリング周期毎に段階的にｍ１サイクルを減少させて
ミュートし、または増加させてミュートを解除する。
周期で３レベル以上を有する出力信号を発生する量子化
器を備えたノイズシェーパと、上記量子化器の出力信号
をＮレベルのサーモメータコードに変換するサーモメー
タコード変換器と、それぞれサーモメータコードの１レ
ベルに対応するＮ個のローカルＤ／Ａ変換器と、上記Ｎ
個のローカルＤ／Ａ変換器の出力信号を加算し、アナロ
グ信号を発生するアナログ加算器とを有するデルタシグ
マＤ／Ａ変換器において、上記サーモメータコード変換
器と上記ローカルＤ／Ａ変換器との間に、上記アナログ
信号をゼロとするミュートコードと上記サーモメータコ
ードとを選択的に上記ローカルＤ／Ａ変換器に出力する
マルチプレクサを設け、上記サンプリング周期の１／Ｍ
の期間を１サイクルとし、ｍ１（0≦ｍ１≦Ｍ）サイク
ルに上記サーモメータコードを上記マルチプレクサの出
力とし、他のｍ２（ｍ２＝Ｍ−ｍ１）サイクルに上記ミ
ュートコードを上記マルチプレクサの出力とし、上記サ
ンプリング周期毎に段階的にｍ１サイクルを減少させて
ミュートし、または増加させてミュートを解除する。
【０００８】また、それぞれに上記マルチプレクサの各
ローカルＤ／Ａ変換器に対応した出力信号を受けるＮ個
のレジスタを有し、当該レジスタの値を上記サイクルで
サイクリックにシフトするシフトレジスタを設け、当該
シフトレジスタを介して上記マルチプレクサの出力信号
を上記ローカルＤ／Ａ変換器に与えることも好ましい。
ローカルＤ／Ａ変換器に対応した出力信号を受けるＮ個
のレジスタを有し、当該レジスタの値を上記サイクルで
サイクリックにシフトするシフトレジスタを設け、当該
シフトレジスタを介して上記マルチプレクサの出力信号
を上記ローカルＤ／Ａ変換器に与えることも好ましい。
【０００９】
【実施例】本発明に係わるデルタシグマ方式Ｄ／Ａ変換
器の詳細を図１に示す第１の実施例にそって説明する。
同図は８レベルのデルタシグマ方式Ｄ／Ａ変換器であ
り、サーモメータ（温度計）コード変換器１、マルチプ
レクサ２、データラッチ３、８個のローカルな１ビット
Ｄ／Ａ変換器（以降、ローカルＤＡＣと言う。）４、ア
ナログ加算器５、ミュートコントロール信号発生器６及
びノイズシェーパ１１Ａとからなる。ノイズシェーパ１
１Ａは図１１に示した従来のものと同様のものである。
サーモメータコード変換器１は、ノイズシェーパ１１Ａ
の量子化器から８レベル（３ビット相当）の出力信号を
受けており、この量子化器出力１０をサンプリング周波
数ｆｓで８レベルのサーモメータ（温度計）コードに変
換する。各ローカルＤＡＣ４はサーモメータコードの各
ビットに対応しており、入力信号の論理レベルに応じた
出力信号を発生する。アナログ加算器５は８個のローカ
ルＤＡＣ４の出力信号を加算し、アナログ信号を発生す
る。
器の詳細を図１に示す第１の実施例にそって説明する。
同図は８レベルのデルタシグマ方式Ｄ／Ａ変換器であ
り、サーモメータ（温度計）コード変換器１、マルチプ
レクサ２、データラッチ３、８個のローカルな１ビット
Ｄ／Ａ変換器（以降、ローカルＤＡＣと言う。）４、ア
ナログ加算器５、ミュートコントロール信号発生器６及
びノイズシェーパ１１Ａとからなる。ノイズシェーパ１
１Ａは図１１に示した従来のものと同様のものである。
サーモメータコード変換器１は、ノイズシェーパ１１Ａ
の量子化器から８レベル（３ビット相当）の出力信号を
受けており、この量子化器出力１０をサンプリング周波
数ｆｓで８レベルのサーモメータ（温度計）コードに変
換する。各ローカルＤＡＣ４はサーモメータコードの各
ビットに対応しており、入力信号の論理レベルに応じた
出力信号を発生する。アナログ加算器５は８個のローカ
ルＤＡＣ４の出力信号を加算し、アナログ信号を発生す
る。
【００１０】サーモメータコード変換器１とローカルＤ
ＡＣ４との間に、マルチプレクサ２、データラッチ３が
設けられている。マルチプレクサ２は、サンプリング周
波数の整数Ｍ倍の周波数ｆｄ（ここでは、ｆｄ＝８・ｆ
ｓ）のクロック１２で動作し、サーモメータコード変換
器１から出力されるサーモメータコード１４、アナログ
信号がオーディオ的にゼロ（以降単にアナログゼロ）と
なるサーモメータコードに相当するミュートコード１５
の２入力の内何れか１入力を選択的に出力する。データ
ラッチ３は、マルチプレクサ２からのマルチプレクサ２
の出力するデータ１６をクロック１２の周期で保持でき
る８入力のデータラッチである。１サンプリング周期を
Ｍ（ここでは、Ｍ＝８）サイクルに分割し、このＭサイ
クルを２つに分け、一方をｍ１サイクル、他方をｍ２サ
イクル（ｍ１＋ｍ２＝Ｍ）とすれば、マルチプレクサ２
は後述するミュートコントロール信号に応じてｍ１サイ
クルにサーモメータコード１４を選択し、ｍ２サイクル
にミュートコード１５を選択するものである。ミュート
コントロール信号発生器６は、外部ミュート信号１１に
応じてｍ１サイクルとｍ２サイクルとをサンプリング周
期毎に順次単調に増減させるミュートコントロール信号
を周波数ｆｄのクロックに基づいて発生する。
ＡＣ４との間に、マルチプレクサ２、データラッチ３が
設けられている。マルチプレクサ２は、サンプリング周
波数の整数Ｍ倍の周波数ｆｄ（ここでは、ｆｄ＝８・ｆ
ｓ）のクロック１２で動作し、サーモメータコード変換
器１から出力されるサーモメータコード１４、アナログ
信号がオーディオ的にゼロ（以降単にアナログゼロ）と
なるサーモメータコードに相当するミュートコード１５
の２入力の内何れか１入力を選択的に出力する。データ
ラッチ３は、マルチプレクサ２からのマルチプレクサ２
の出力するデータ１６をクロック１２の周期で保持でき
る８入力のデータラッチである。１サンプリング周期を
Ｍ（ここでは、Ｍ＝８）サイクルに分割し、このＭサイ
クルを２つに分け、一方をｍ１サイクル、他方をｍ２サ
イクル（ｍ１＋ｍ２＝Ｍ）とすれば、マルチプレクサ２
は後述するミュートコントロール信号に応じてｍ１サイ
クルにサーモメータコード１４を選択し、ｍ２サイクル
にミュートコード１５を選択するものである。ミュート
コントロール信号発生器６は、外部ミュート信号１１に
応じてｍ１サイクルとｍ２サイクルとをサンプリング周
期毎に順次単調に増減させるミュートコントロール信号
を周波数ｆｄのクロックに基づいて発生する。
【００１１】ノイズシェーパ１１Ａの８レベル量子化器
では、０〜８レベルの中心レベルが４レベルであり、こ
のレベルが交流（ＡＣ）的なオーディオ信号ではアナロ
グゼロに相当する。そこで、上記のミュートコード１５
は、サーモメータコードの８ビットのうち４ビットが
“１”で、他の４ビットが“０”となるコードとする。
したがって、マルチプレクサの２入力の内、サーモメー
タコードでない方の入力を４端子は“１”に、他の４端
子が“０”に接続されているのはこのためである。
では、０〜８レベルの中心レベルが４レベルであり、こ
のレベルが交流（ＡＣ）的なオーディオ信号ではアナロ
グゼロに相当する。そこで、上記のミュートコード１５
は、サーモメータコードの８ビットのうち４ビットが
“１”で、他の４ビットが“０”となるコードとする。
したがって、マルチプレクサの２入力の内、サーモメー
タコードでない方の入力を４端子は“１”に、他の４端
子が“０”に接続されているのはこのためである。
【００１２】次に本例の動作について図２乃至図６のタ
イミングチャートを参照しながら説明する。図２に本例
のミュートＯＮ制御時の動作を示す。また、図３には本
例のミュートＯＦＦ制御時の動作を示す。図２と図３の
Sampling Cycle、fs clock、2fs clock、8fs clock、Co
unter、Mute Signal、Mute Control Multi-Plexer Out
は、それぞれサンプリング周期（サイクル）、サンプリ
ング周波数ｆｓクロック、２ｆｓクロック、８ｆｓクロ
ック、８ｆｓクロックによる０〜７の８サイクルカウン
タの値（ミュートコントロール信号発生器６の内部カウ
ンタコード）、外部ミュート信号、ミュートコントロー
ル信号、マルチプレクサ出力データを示す。
イミングチャートを参照しながら説明する。図２に本例
のミュートＯＮ制御時の動作を示す。また、図３には本
例のミュートＯＦＦ制御時の動作を示す。図２と図３の
Sampling Cycle、fs clock、2fs clock、8fs clock、Co
unter、Mute Signal、Mute Control Multi-Plexer Out
は、それぞれサンプリング周期（サイクル）、サンプリ
ング周波数ｆｓクロック、２ｆｓクロック、８ｆｓクロ
ック、８ｆｓクロックによる０〜７の８サイクルカウン
タの値（ミュートコントロール信号発生器６の内部カウ
ンタコード）、外部ミュート信号、ミュートコントロー
ル信号、マルチプレクサ出力データを示す。
【００１３】まず、ミュートＯＮ制御時では、図２に示
すように、サンプリング周期０Ｔｓに外部ミュート信号
がＯＦＦからＯＮに切換ると、ミュートコントロール信
号発生器６は８ｆｓクロックに従ってサンプリング周期
８Ｔｓまでサンプリング周期Ｔｓ毎に段階的にミュート
コントロール信号の“０”区間を増加させる。つまり、
サンプリング周期１Ｔｓにおけるミュートコントロール
信号発生器６の内部カウンタコード７でミュートコント
ロール信号が０となる。同様に、サンプリング周期２Ｔ
ｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、８Ｔｓでそれぞれ
カウンタコード６〜７、５〜８、・・・２〜７、１〜
７、０〜７でミュートコントロール信号が“０”とな
る。マルチプレクサ２はミュートコントロール信号が
“１”でサーモメータコードＤ（図２及び３では便宜上
Ｄと示す。）を選択出力し、“０”でアナログゼロに相
当するミュートコードＺ（図２及び３では便宜上Ｚと示
す。）を選択出力するものであり、マルチプレクサ２の
出力がミュートコードＺとなるｍ２サイクルは段階的に
増加される。
すように、サンプリング周期０Ｔｓに外部ミュート信号
がＯＦＦからＯＮに切換ると、ミュートコントロール信
号発生器６は８ｆｓクロックに従ってサンプリング周期
８Ｔｓまでサンプリング周期Ｔｓ毎に段階的にミュート
コントロール信号の“０”区間を増加させる。つまり、
サンプリング周期１Ｔｓにおけるミュートコントロール
信号発生器６の内部カウンタコード７でミュートコント
ロール信号が０となる。同様に、サンプリング周期２Ｔ
ｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、８Ｔｓでそれぞれ
カウンタコード６〜７、５〜８、・・・２〜７、１〜
７、０〜７でミュートコントロール信号が“０”とな
る。マルチプレクサ２はミュートコントロール信号が
“１”でサーモメータコードＤ（図２及び３では便宜上
Ｄと示す。）を選択出力し、“０”でアナログゼロに相
当するミュートコードＺ（図２及び３では便宜上Ｚと示
す。）を選択出力するものであり、マルチプレクサ２の
出力がミュートコードＺとなるｍ２サイクルは段階的に
増加される。
【００１４】このようなミュートＯＮ制御状態から逆
に、ミュートＯＦＦ制御する時は、図３に示すように、
サンプリング周期０Ｔｓで外部ミュート信号がＯＮから
ＯＦＦに切換り、次のサンプリング周期１Ｔｓのカウン
タコード０でミュートコントロール信号が“１”に切換
り、サンプリング周期８Ｔｓまでの段階的ミュートコン
トロール信号の“１”区間が増加していく。つまり、サ
ンプリング周期１Ｔｓのカウンタコード０でミュートコ
ントロール信号が“１”となりその結果マルチプレクサ
２の出力がサーモメータコードＤとなる。同様に、サン
プリング周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、
８Ｔｓでそれぞれカウンタコード０〜１、０〜２、・・
・ ０〜５、０〜６、０〜７でミュートコントロール信
号が“１”となる。
に、ミュートＯＦＦ制御する時は、図３に示すように、
サンプリング周期０Ｔｓで外部ミュート信号がＯＮから
ＯＦＦに切換り、次のサンプリング周期１Ｔｓのカウン
タコード０でミュートコントロール信号が“１”に切換
り、サンプリング周期８Ｔｓまでの段階的ミュートコン
トロール信号の“１”区間が増加していく。つまり、サ
ンプリング周期１Ｔｓのカウンタコード０でミュートコ
ントロール信号が“１”となりその結果マルチプレクサ
２の出力がサーモメータコードＤとなる。同様に、サン
プリング周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、
８Ｔｓでそれぞれカウンタコード０〜１、０〜２、・・
・ ０〜５、０〜６、０〜７でミュートコントロール信
号が“１”となる。
【００１５】図４のタイミングチャートに本例における
ミュートＯＮ、ＯＦＦ制御時以外の通常時のローカルＤ
ＡＣ動作を示す。同図では、サンプリング周期０Ｔｓか
らサンプリング周期８Ｔｓまでの９サンプリング周期間
のサーモメータコードのレベル（同図ではサンプル値と
示し、後述する図５及び図６でも同様に示す。）が６、
２、５、３、５、３、４、３、５である場合のローカル
ＤＡＣ４（同図では、各ローカルＤＡＣ４をＬＡＤ１〜
ＬＡＤ８と示し、後述する図５及び図６でも同様に示
す。）の出力状態を示している。通常時ではサーモメー
タコードが１サンプリング周期内、言い換えれば８ｆｄ
クロックの全期間（図４のカウンタコード０、１、２、
３、４、５、６、７に示される期間）内同一コードでロ
ーカルＤＡＣに入力される。
ミュートＯＮ、ＯＦＦ制御時以外の通常時のローカルＤ
ＡＣ動作を示す。同図では、サンプリング周期０Ｔｓか
らサンプリング周期８Ｔｓまでの９サンプリング周期間
のサーモメータコードのレベル（同図ではサンプル値と
示し、後述する図５及び図６でも同様に示す。）が６、
２、５、３、５、３、４、３、５である場合のローカル
ＤＡＣ４（同図では、各ローカルＤＡＣ４をＬＡＤ１〜
ＬＡＤ８と示し、後述する図５及び図６でも同様に示
す。）の出力状態を示している。通常時ではサーモメー
タコードが１サンプリング周期内、言い換えれば８ｆｄ
クロックの全期間（図４のカウンタコード０、１、２、
３、４、５、６、７に示される期間）内同一コードでロ
ーカルＤＡＣに入力される。
【００１６】図５のタイミングチャートに本例における
ミュートＯＮ制御時のローカルＤＡＣ動作を示す。サン
プリング周期０Ｔｓに外部ミュート信号がＯＦＦからＯ
Ｎに切換り、サンプリング周期８Ｔｓまでの段階的ミュ
ートコントロール信号によるローカルＤＡＣの制御方法
を説明している。この動作は図２で示した動作と対応し
ており、図２の各タイミングで発生されるミュートコン
トロール信号に従って動作する。1Ｔｓ周期のカウンタ
コード７でミュートコントロール信号が“０”となりマ
ルチプレクサ出力がＺとなる。この結果、サンプリング
周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、８Ｔｓで
それぞれカウンタコード６〜７、５〜８、・・・２〜
７、１〜７、０〜７でミュートコントロール信号が
“０”となる。このサーモメータコードがデータラッチ
３に８ｆｓクロックでラッチされながら、８個のローカ
ルＤＡＣ４に入力される。ミュートコントロールが
“０”になったところで、ミュートコード（４ビットの
“１”と４ビットの“０”）がローカルＤＡＣ４に入力
される。図５（及び後述する図６）では網掛けにより、
ミュートコードがローカルＤＡＣ４に入力された状態を
示してある。このような制御の結果、サンプリング周期
１Ｔｓからサンプリング周期８Ｔｓの期間でソフトにミ
ュートをかけることが可能となる。
ミュートＯＮ制御時のローカルＤＡＣ動作を示す。サン
プリング周期０Ｔｓに外部ミュート信号がＯＦＦからＯ
Ｎに切換り、サンプリング周期８Ｔｓまでの段階的ミュ
ートコントロール信号によるローカルＤＡＣの制御方法
を説明している。この動作は図２で示した動作と対応し
ており、図２の各タイミングで発生されるミュートコン
トロール信号に従って動作する。1Ｔｓ周期のカウンタ
コード７でミュートコントロール信号が“０”となりマ
ルチプレクサ出力がＺとなる。この結果、サンプリング
周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、８Ｔｓで
それぞれカウンタコード６〜７、５〜８、・・・２〜
７、１〜７、０〜７でミュートコントロール信号が
“０”となる。このサーモメータコードがデータラッチ
３に８ｆｓクロックでラッチされながら、８個のローカ
ルＤＡＣ４に入力される。ミュートコントロールが
“０”になったところで、ミュートコード（４ビットの
“１”と４ビットの“０”）がローカルＤＡＣ４に入力
される。図５（及び後述する図６）では網掛けにより、
ミュートコードがローカルＤＡＣ４に入力された状態を
示してある。このような制御の結果、サンプリング周期
１Ｔｓからサンプリング周期８Ｔｓの期間でソフトにミ
ュートをかけることが可能となる。
【００１７】図６のタイミングチャートに本例における
ミュートＯＦＦ時のローカルＤＡＣ動作を示す。ここで
は、サンプリング周期０Ｔｓに外部ミュート信号がＯＮ
からＯＦＦに切換り、サンプリング周期８Ｔｓまでの段
階的ミュートコントロール信号によるローカルＤＡＣの
制御方法を説明している。この動作は図３で示した動作
と対応しており、図３の各タイミングで発生されるミュ
ートコントロール信号に従って動作する。1Ｔｓ周期の
カウンタコード０でミュートコントロール信号が“１”
となりマルチプレクサ出力がＤとなる。この結果、サン
プリング周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、
８Ｔｓでそれぞれカウンタコード０〜１、０〜２、・・
・０〜５、０〜６、０〜７でミュートコントロール信号
が“１”となる。このサーモメータコードがデータラッ
チ３に８ｆｓクロックでラッチされながら、８個のロー
カルＤＡＣ４に入力される。ミュートコントロール信号
が“１”になったところで、サーモメータコードがロー
カルＤＡＣに入力される。このような制御の結果、サン
プリング周期１Ｔｓからサンプリング周期８Ｔｓの期間
でソフトにミュートを解除することが可能となる。
ミュートＯＦＦ時のローカルＤＡＣ動作を示す。ここで
は、サンプリング周期０Ｔｓに外部ミュート信号がＯＮ
からＯＦＦに切換り、サンプリング周期８Ｔｓまでの段
階的ミュートコントロール信号によるローカルＤＡＣの
制御方法を説明している。この動作は図３で示した動作
と対応しており、図３の各タイミングで発生されるミュ
ートコントロール信号に従って動作する。1Ｔｓ周期の
カウンタコード０でミュートコントロール信号が“１”
となりマルチプレクサ出力がＤとなる。この結果、サン
プリング周期２Ｔｓ、３Ｔｓ、・・・６Ｔｓ、７Ｔｓ、
８Ｔｓでそれぞれカウンタコード０〜１、０〜２、・・
・０〜５、０〜６、０〜７でミュートコントロール信号
が“１”となる。このサーモメータコードがデータラッ
チ３に８ｆｓクロックでラッチされながら、８個のロー
カルＤＡＣ４に入力される。ミュートコントロール信号
が“１”になったところで、サーモメータコードがロー
カルＤＡＣに入力される。このような制御の結果、サン
プリング周期１Ｔｓからサンプリング周期８Ｔｓの期間
でソフトにミュートを解除することが可能となる。
【００１８】以上のように本例では、サンプリング周期
の１／Ｍを１サイクルとすれば、ｍ１（0≦ｍ１≦Ｍ）
サイクルにサーモメータコードをローカルＤＡＣに入力
し、他のｍ２（ｍ２＝Ｍ−ｍ１）サイクルにミュートコ
ードをローカルＤＡＣに入力してＤ／Ａ変換し、ミュー
トＯＮ制御の際にはサンプリング周期毎に段階的にｍ１
サイクルをＭサイクルから０サイクルまで減少させてミ
ュートし、ミュートＯＦＦ制御の際にはサンプリング周
期毎に段階的にｍ１サイクルを０サイクルからＭサイク
ルまで増加させてミュートを解除する。このため、図５
及び図６のＴｓ周期内の平均レベルに示されるように、
実質的にサンプリング周期毎に１量子化ステップより低
いステップで段階的にミュートし、または、解除するこ
とができ、クリックノイズを低減させることが可能とな
る。ひいてはクリックノイズ除去用のアナログ段でのミ
ュートが不要となる。従って、デルタシグマＤ／Ａ変換
器後段のアナログ構成のミュート回路による信号パス増
加によるＤ／Ａ変換特性劣化や、それに伴う制御回路量
を低減できる。
の１／Ｍを１サイクルとすれば、ｍ１（0≦ｍ１≦Ｍ）
サイクルにサーモメータコードをローカルＤＡＣに入力
し、他のｍ２（ｍ２＝Ｍ−ｍ１）サイクルにミュートコ
ードをローカルＤＡＣに入力してＤ／Ａ変換し、ミュー
トＯＮ制御の際にはサンプリング周期毎に段階的にｍ１
サイクルをＭサイクルから０サイクルまで減少させてミ
ュートし、ミュートＯＦＦ制御の際にはサンプリング周
期毎に段階的にｍ１サイクルを０サイクルからＭサイク
ルまで増加させてミュートを解除する。このため、図５
及び図６のＴｓ周期内の平均レベルに示されるように、
実質的にサンプリング周期毎に１量子化ステップより低
いステップで段階的にミュートし、または、解除するこ
とができ、クリックノイズを低減させることが可能とな
る。ひいてはクリックノイズ除去用のアナログ段でのミ
ュートが不要となる。従って、デルタシグマＤ／Ａ変換
器後段のアナログ構成のミュート回路による信号パス増
加によるＤ／Ａ変換特性劣化や、それに伴う制御回路量
を低減できる。
【００１９】次に本発明のデルタシグマ方式Ｄ／Ａ変換
器の第２の実施例について図７を参照しながら説明す
る。図２において図１に示したものと同じ符号は同じ構
成要素を示している。本例では、各レジスタに各マルチ
プレクサ出力１６を受けるシフトレジスタ７と、このシ
フトレジスタ７の各レジスタの記憶値を周波数ｆｄのク
ロックでシフトさせるシフトレジスタコントローラ８と
を設け、シフトレジスタ７の出力をデータラッチ３に入
力するよう構成してある。このシフトレジスタ７の動き
により本来全く同一特性でなければならないローカルＤ
ＡＣのばらつきによるＤＡＣ性能の低下を防止すること
ができる。こうした方式はダイナミック・エレメント・
マッチング（ＤＥＭ）方式と呼ばれている。本例は、そ
の１つの例として、比較的簡単なＤＥＭ方式を本発明と
組み合わせたものである。ＤＥＭ方式には他に各種の方
式があるが、ここでは、図１に示す基本的なミュート方
法がこのＤＥＭ方式との併用が可能なことを示してい
る。
器の第２の実施例について図７を参照しながら説明す
る。図２において図１に示したものと同じ符号は同じ構
成要素を示している。本例では、各レジスタに各マルチ
プレクサ出力１６を受けるシフトレジスタ７と、このシ
フトレジスタ７の各レジスタの記憶値を周波数ｆｄのク
ロックでシフトさせるシフトレジスタコントローラ８と
を設け、シフトレジスタ７の出力をデータラッチ３に入
力するよう構成してある。このシフトレジスタ７の動き
により本来全く同一特性でなければならないローカルＤ
ＡＣのばらつきによるＤＡＣ性能の低下を防止すること
ができる。こうした方式はダイナミック・エレメント・
マッチング（ＤＥＭ）方式と呼ばれている。本例は、そ
の１つの例として、比較的簡単なＤＥＭ方式を本発明と
組み合わせたものである。ＤＥＭ方式には他に各種の方
式があるが、ここでは、図１に示す基本的なミュート方
法がこのＤＥＭ方式との併用が可能なことを示してい
る。
【００２０】次に本例の動作について上記実施例におけ
る図４乃至図６に対応する図８乃至図１０のタイミング
チャートを参照しながら簡単に述べる。図８に本例にお
ける通常時のローカルＤＡＣの動作を示す。また、図９
に本例におけるミュートＯＮ制御時のローカルＤＡＣの
動作を示す。図10に本例のミュートＯＦＦ制御時におけ
るローカルＤＡＣの動作を示す。各図において網掛けで
示したデータがミュートコードである。これらの動作
は、上記実施例の動作に加え、マルチプレクサ２の出力
１６をシフトレジスタ７に取り込み、これをｆｄクロッ
クで順次１ローカルＤＡＣ分シフトすることで達成され
る。
る図４乃至図６に対応する図８乃至図１０のタイミング
チャートを参照しながら簡単に述べる。図８に本例にお
ける通常時のローカルＤＡＣの動作を示す。また、図９
に本例におけるミュートＯＮ制御時のローカルＤＡＣの
動作を示す。図10に本例のミュートＯＦＦ制御時におけ
るローカルＤＡＣの動作を示す。各図において網掛けで
示したデータがミュートコードである。これらの動作
は、上記実施例の動作に加え、マルチプレクサ２の出力
１６をシフトレジスタ７に取り込み、これをｆｄクロッ
クで順次１ローカルＤＡＣ分シフトすることで達成され
る。
【００２１】本例では、上記実施例の作用効果を奏する
とともに、ローカルＤＡＣのばらつきによるＤＡＣ性能
の低下を防止することが可能となる。
とともに、ローカルＤＡＣのばらつきによるＤＡＣ性能
の低下を防止することが可能となる。
【００２２】また、本発明では、デルタシグマＤ／Ａ変
換器での無信号時においてノイズシェーパの発生するア
イドリングノイズを、ミュートコードを用いて無くすこ
とが可能となる。例えば、デルタシグマＤ／Ａ変換器に
対する入力の無信号状態を検出してミュートＯＮ制御を
開始するように構成すれば、ノイズシェーパを停止させ
ることなく以降のアイドリングノイズを阻止することが
可能である。
換器での無信号時においてノイズシェーパの発生するア
イドリングノイズを、ミュートコードを用いて無くすこ
とが可能となる。例えば、デルタシグマＤ／Ａ変換器に
対する入力の無信号状態を検出してミュートＯＮ制御を
開始するように構成すれば、ノイズシェーパを停止させ
ることなく以降のアイドリングノイズを阻止することが
可能である。
【００２３】
【発明の効果】本発明によれば、デジタル処理により１
量子化ステップを段階的にミュートをかけることがで
き、クリックノイズを低減させることが可能となる。ひ
いてはクリックノイズ除去用のアナログ段でのミュート
が不要となる。これにより、従来のようなアナログ段で
のミュート対策をする必要がないため、デルタシグマＤ
／Ａ変換器後段におけるミュート回路による信号パス増
加によるＤ／Ａ変換特性劣化や、それに伴う制御回路量
を低減できる。
量子化ステップを段階的にミュートをかけることがで
き、クリックノイズを低減させることが可能となる。ひ
いてはクリックノイズ除去用のアナログ段でのミュート
が不要となる。これにより、従来のようなアナログ段で
のミュート対策をする必要がないため、デルタシグマＤ
／Ａ変換器後段におけるミュート回路による信号パス増
加によるＤ／Ａ変換特性劣化や、それに伴う制御回路量
を低減できる。
【００２４】また、デルタシグマＤ／Ａ変換器での無信
号時におけるノイズシェーパの発生するアイドリングノ
イズを、ミュートコードを用いて無くすことが可能とな
る。
号時におけるノイズシェーパの発生するアイドリングノ
イズを、ミュートコードを用いて無くすことが可能とな
る。
【図１】本発明のデルタシグマＤ／Ａ変換器の第１の実
施例の構成を示すブロック図。
施例の構成を示すブロック図。
【図２】図１に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図３】図１に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図４】図１に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図５】図１に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図６】図１に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図７】本発明のデルタシグマＤ／Ａ変換器の第２の実
施例の構成を示すブロック図。
施例の構成を示すブロック図。
【図８】図７に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図９】図７に示すデルタシグマＤ／Ａ変換器の動作説
明のためのタイミングチャート。
明のためのタイミングチャート。
【図１０】図７に示すデルタシグマＤ／Ａ変換器の動作
説明のためのタイミングチャート。
説明のためのタイミングチャート。
【図１１】従来のデルタシグマＤ／Ａ変換器の構成を示
すブロック図。
すブロック図。
【図１２】図１１のデルタシグマＤ／Ａ変換器の量子化
器の出力を示す波形図。
器の出力を示す波形図。
【図１３】従来のデルタシグマＤ／Ａ変換器の構成を示
すブロック図。
すブロック図。
１１Ａ ノイズシェーパ １ サーモメータコード変換器 ２ マルチプレクサ ４ ローカルＤ／Ａ変換器
フロントページの続き Ｆターム(参考） 5J022 AB00 AB01 BA02 CA02 CB06 CF08 5J064 AA00 BA03 BC07 BC24 BC25 BD01
Claims (2)
- 【請求項１】特定のサンプリング周期で３レベル以上を
有する出力信号を発生する量子化器を備えたノイズシェ
ーパと、 上記量子化器の出力信号をＮレベルのサーモメータ（温
度計）コードに変換するサーモメータコード変換器と、 それぞれ上記サーモメータコードの１レベルに対応する
Ｎ個のローカルＤ／Ａ変換器と、 上記Ｎ個のローカルＤ／Ａ変換器の出力信号を加算し、
アナログ信号を発生するアナログ加算器とを有するデル
タシグマＤ／Ａ変換器であって、 上記サーモメータコード変換器と上記ローカルＤ／Ａ変
換器との間に、上記アナログ信号をゼロとするミュート
コードと上記サーモメータコードとを選択的に上記ロー
カルＤ／Ａ変換器に出力するマルチプレクサを設け、 上記サンプリング周期の１／Ｍの期間を１サイクルと
し、ｍ１（0≦ｍ１≦Ｍ）サイクルに上記サーモメータ
コードを上記マルチプレクサの出力とし、他のｍ２（ｍ
２＝Ｍ−ｍ１）サイクルに上記ミュートコードを上記マ
ルチプレクサの出力とし、上記サンプリング周期毎に段
階的にｍ１サイクルを減少させてミュートし、または増
加させてミュートを解除することを特徴とするデルタシ
グマＤ／Ａ変換器。 - 【請求項２】 それぞれに上記マルチプレクサの各ロー
カルＤ／Ａ変換器に対応した出力信号を受けるＮ個のレ
ジスタを有し、当該レジスタの値を上記サイクルでサイ
クリックにシフトするシフトレジスタを設け、当該シフ
トレジスタを介して上記マルチプレクサの出力信号を上
記ローカルＤ／Ａ変換器に与えることを特徴とする請求
項１に記載のデルタシグマＤ／Ａ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064022A JP2001251190A (ja) | 2000-03-08 | 2000-03-08 | デルタシグマｄ／ａ変換器 |
| US09/796,859 US6624774B2 (en) | 2000-03-08 | 2001-03-01 | Delta sigma D/A converter |
| EP01105605A EP1133062A3 (en) | 2000-03-08 | 2001-03-06 | Delta sigma d/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064022A JP2001251190A (ja) | 2000-03-08 | 2000-03-08 | デルタシグマｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001251190A true JP2001251190A (ja) | 2001-09-14 |
Family
ID=18583792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064022A Withdrawn JP2001251190A (ja) | 2000-03-08 | 2000-03-08 | デルタシグマｄ／ａ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6624774B2 (ja) |
| EP (1) | EP1133062A3 (ja) |
| JP (1) | JP2001251190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037502A (ja) * | 2001-05-18 | 2003-02-07 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP2010516012A (ja) * | 2007-01-05 | 2010-05-13 | シリコン・コア・テクノロジー・インコーポレーテッド | 高性能のｄｖｄライト電流回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290455A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | Ｄｅｍシステム、デルタシグマａ／ｄ変換器、及び受信機 |
| KR101514964B1 (ko) | 2008-12-30 | 2015-04-27 | 주식회사 동부하이텍 | 디지털 아날로그 변환 장치 및 그 변환 방법 |
| US7893856B2 (en) * | 2009-04-15 | 2011-02-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Digital-to-analog conversion circuit |
| CN102404672B (zh) * | 2011-10-27 | 2013-12-18 | 苏州上声电子有限公司 | 数字化扬声器阵列系统的通道均衡与波束控制方法和装置 |
| US9337874B1 (en) * | 2014-12-18 | 2016-05-10 | Intel IP Corporation | High-speed digital signal processing systems |
| WO2020186255A1 (en) * | 2019-03-14 | 2020-09-17 | Mixed Signal Devices Inc. | Linearization of digital-to-analog converters (dacs) and analog-to-digital converters (adcs) and associated methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3104099B2 (ja) * | 1992-03-26 | 2000-10-30 | ソニー株式会社 | デジタル／アナログ変換回路 |
| US5220326A (en) * | 1992-03-30 | 1993-06-15 | Motorola, Inc. | Digital-to-analog converter with improved performance and method therefor |
| US5404142A (en) * | 1993-08-05 | 1995-04-04 | Analog Devices, Incorporated | Data-directed scrambler for multi-bit noise shaping D/A converters |
| DE19722434C1 (de) * | 1997-05-28 | 1998-10-01 | Siemens Ag | Vorrichtung zur Digital-Analog-Wandlung mit hoher Linearität |
| JP4353598B2 (ja) * | 1999-12-09 | 2009-10-28 | セイコーＮｐｃ株式会社 | デルタシグマｄ／ａ変換器 |
| JP2002076898A (ja) * | 2000-08-25 | 2002-03-15 | Nippon Precision Circuits Inc | ノイズシェーパ |
-
2000
- 2000-03-08 JP JP2000064022A patent/JP2001251190A/ja not_active Withdrawn
-
2001
- 2001-03-01 US US09/796,859 patent/US6624774B2/en not_active Expired - Lifetime
- 2001-03-06 EP EP01105605A patent/EP1133062A3/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037502A (ja) * | 2001-05-18 | 2003-02-07 | Sony Corp | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP4644979B2 (ja) * | 2001-05-18 | 2011-03-09 | ソニー株式会社 | ディジタル信号処理装置及びディジタル信号処理方法 |
| JP2010516012A (ja) * | 2007-01-05 | 2010-05-13 | シリコン・コア・テクノロジー・インコーポレーテッド | 高性能のｄｖｄライト電流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1133062A2 (en) | 2001-09-12 |
| US20030016152A1 (en) | 2003-01-23 |
| US6624774B2 (en) | 2003-09-23 |
| EP1133062A3 (en) | 2004-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |