JPH05152952A - デイジタル・アナログ変換方法 - Google Patents

Abstract

(57)【要約】 【目的】 情報信号にディザを加算してＤ／Ａ変換し、
その後ディザを減算するＤ／Ａ変換方法において減算処
理後のディザの残りを少なくする。 【構成】 ディジタル情報信号にディジタルディザ信号
を加算してＤ／Ａ変換してアナログのディザ加算情報信
号を得ると共にディジタルディザ信号をＤ／Ａ変換して
アナログのディザ信号を得る。アナログのディザ加算情
報信号からアナログのディザ信号を減算してアナログの
情報信号を得る。ディザ加算情報信号とディザ信号との
両方をＤ／Ａ変換することによって減算後におけるディ
ザの残りを少なくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ信号のアナ
ログ信号に対応するディジタル信号を、ディザ（dithe
r）信号の加算及び減算を伴なってアナログ信号に変換
するためのディジタル・アナログ変換方法に関するもの
である。

【０００２】

【従来の技術】オーディオ信号のＰＣＭ記録再生におい
て、量子化雑音（量子化出力と入力標本値との差）が問
題になる。特に入力信号レベルが低く量子化ステップ数
が少ない場合には、量子化雑音は入力と強い相関を有
し、雑音というよりも入力信号の一種の歪（高次高調
波）となる。また、たとえ入力信号レベルが高くとも、
極くゆっくり変化する信号に対しては、量子化ステップ
が変化する毎に不快な雑音が発生する。上述の如き問題
を解決するために、ディザと呼ばれる白色性雑音を入力
信号に加えてディジタル信号処理すること、又はディザ
を加算し、しかる後ディザを減算することは既に知られ
ている（例えば、中島平太郎編、昭和５４年１１月２０
日オーム社発行「ディジタルオーディオ技術入門」第４
６頁、又は日本電子機械工業会発行「１９８３年電子工
業技術大会資料集」内の山崎芳男著「ディジタルオーデ
ィオの展望」）。情報信号にディザを加算してＤ／Ａ変
換すると、量子化ステップにバラツキのある直線性の悪
いＤ／Ａ変換器を使用したとしても、バラツキが平均化
されるために直線性が良くなる。即ち、オーディオ信号
においては、実質的に同一の波形が複数回繰返して発生
するのが普通であり、この複数の波形にディザを加算し
てＤ／Ａ変換すれば、複数の同一波形の同一レベルの点
がディザのために異なるレベルになり、夫々がＤ／Ａ変
換器の異なる量子化ステップでＤ／Ａ変換されることに
なる。従って、Ｄ／Ａ変換誤差及び非直線性の平均化作
用が生じ、歪の少ないＤ／Ａ変換が達成される。なお、
Ｄ／Ａ変換後にディザが除去されるので、理論的にはデ
ィザが情報信号に含まれない。

【０００３】図３は従来のディザを加算及び減算する方
法を示す。この図３に示す方式では、ディザ発生回路１
から得られるディザ信号をアナログ・ディジタル変換器
即ちＡ／Ｄ変換器２でディジタル信号に変換し、これを
加算回路３にてディジタル入力信号に加算（重畳）し、
これにより得られるディザ加算ディジタル信号をディジ
タル・アナログ変換器即ちＤ／Ａ変換器４でアナログ信
号に変換し、フィルタ５を通して減算回路６に送ると共
に、ディザ発生回路１から減算回路６にディザを送リ、
減算回路６においてディザ加算アナログ信号からディザ
を減算する。

【０００４】

【発明が解決しようとする課題】しかし、図３の方式で
は、ディザ発生回路１からＡ／Ｄ変換器２と加算回路３
とＤ／Ａ変換器４とフィルタ５とを介して減算回路６に
至るディザの通路と、ディザ発生回路１から減算回路６
に直接に接続されたディザの通路とが異なる特性を有す
るために減算回路６に同時に同一のディザを入力させる
ことが困難であり、減算誤差が生じ、ディザの加算及び
減算の目的を十分に達成することができなかった。

【０００５】そこで、本発明の目的は、ディザの加算及
び減算の効果を十分に得ることができるディジタル・ア
ナログ変換方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の本発明は、ディジタル情報信号を受け入れるステップ
と、ディジタルディザ信号発生手段からディジタルディ
ザ信号を発生するステップと、前記ディジタル情報信号
に前記ディジタルディザ信号を加算してディジタルのデ
ィザ加算情報信号を形成するステップと、前記ディジタ
ルのディザ加算情報信号をアナログ・ディジタル変換器
を使用してアナログのディザ加算情報信号に変換するス
テップと、前記ディジタルディザ信号発生手段から発生
した前記ディジタルディザ信号をディジタル・アナログ
変換器を使用してアナログのディザ信号に変換するステ
ップと、前記アナログのディザ加算情報信号から前記ア
ナログのディザ信号を減算してアナログの情報信号を得
るステップとを有することを特徴とするディジタル・ア
ナログ変換方法に係わるものである。

【０００７】

【発明の作用効果】本発明ではディジタル情報信号に加
算されたディザ信号と減算のために必要なディザ信号が
共にＤ／Ａ変換されるので、両者の相違を少なくするこ
とが可能になり、アナログのディザ加算情報信号に含ま
れているディザ成分の除去を良好に達成し、雑音又は歪
の少ないＤ／Ａ変換が可能になる。

【０００８】

【第１の実施例】次に、図１及び図２を参照して本発明
の第１の実施例に係わるディジタル・アナログ変換装置
及び変換方法について述べる。図１において、１１はデ
ィジタル入力端子であり、オーディオ信号をディジタル
信号に変換したディジタル情報信号をパラレル形式で入
力させる部分である。１２は第１のゲート回路であり、
入力端子１１から供給されるディジタル情報信号を、制
御回路１３から与えられる図２の（Ｂ）の制御信号に応
答して選択的に通過させるものである。この実施例では
図２の（Ａ）に示す１サンプリング時間ＴA を半分に時
分割した第１の時間ＴB に発生する高レベルパルスに応
答して第１のゲート回路１２は１サンプリングのディジ
タル情報信号を通過させる。

【０００９】１４はアナログのディザ信号発生回路であ
り、白色性雑音即ちディザを発生する回路である。１５
はＡ／Ｄ変換器であり、ディザ信号発生回路１４から得
られるアナログのディザ信号をディジタル化したディジ
タル化ディザ信号を発生する回路である。このＡ／Ｄ変
換器１５には、制御回路１３から図２の（Ａ）の１サン
プリング時間ＴA のパルスが供給され、この時間ＴA に
対応してディジタル化ディザ信号が送出される。

【００１０】加算回路１６は第１のゲート回路１２の出
力とＡ／Ｄ変換器１５の出力とをディジタル加算する。
第１のゲート回路１２からは図２の（Ｂ）の第１の時間
ＴBに対応してディジタル情報信号が出力され、Ａ／Ｄ
変換器１５からは図２の（Ａ）のサンプリング時間ＴA
においてディジタル化ディザ信号が出力されるので、加
算回路１６は第１の時間ＴB 内にディジタル情報信号に
ディジタル化ディザ信号を加算したディザ加算情報信号
を出力し、ディジタル情報信号が入力しない図２の
（Ｃ）の第２の時間ＴC にはディジタル化ディザ信号の
みを出力する。これにより、ディザ加算情報信号とディ
ザ信号の時分割伝送が達成される。

【００１１】１７は抵抗ラダー型のＤ／Ａ変換器であ
り、加算回路１６から時分割形式で与えられるディザ加
算情報信号とディザ信号とを時分割でＤ／Ａ変換し、ア
ナログのディザ加算情報信号を第１の時間ＴB に対応さ
せて出力し、アナログのディザ信号を第２の時間ＴC に
対応させて出力する。

【００１２】１８は第２のゲート回路であり、制御回路
１３から与えられる図２の（Ｂ）の第１の時間ＴB のパ
ルスに応答してＤ／Ａ変換器１７の出力からディザ加算
情報信号を抽出するものである。Ｄ／Ａ変換器１７は第
１の時間ＴB に対応してディザ加算情報信号を出力する
ので、この第１の時間ＴBにゲート回路１８をオンにす
ることによってディザ加算情報信号のみが通過する。

【００１３】１９はホールド回路であり、第２のゲート
回路１８から得られるディザ加算情報信号を少なくとも
１サンプリング時間ＴA は保持するものである。２０は
第３のゲート回路であり、制御回路１３から与えられる
図２の（Ｃ）の第２の時間ＴC のパルスに応答してＤ／
Ａ変換器１７の出力に含まれているディザ信号を抽出す
るものである。２１は第４のゲート回路であり、制御回
路１３から与えられる図２の（Ｃ）の第２の時間ＴC の
パルスに応答してホールド回路１９で保持されているデ
ィザ加算情報信号を第２の時間ＴC に同期して通過させ
る回路である。２２は減算回路であり、第４のゲート回
路２１から得られるディザ加算情報信号と第３のゲート
回路２０から得られるディザ信号とのアナログ減算処理
をする回路である。２３はフィルタであり、減算回路２
２から第２の時間ＴC に対応して得られるアナログ信号
に基づいて第２の時間ＴC の相互間を補間した形態のア
ナログ出力信号を、出力端子２４に送出するものであ
る。

【００１４】図１のＤ／Ａ変換装置の入力端子１１にオ
ーディオ信号をＰＣＭ化したディジタル情報信号が入力
すると、加算回路１６の出力段にディジタル化ディザ加
算情報信号とディジタル化ディザ信号とが時分割状態で
得られ、これ等が同一のＤ／Ａ変換器１７でアナログ信
号に変換される。このため、ディザ加算情報信号のＤ／
Ａ変換誤差とディザ信号のＤ／Ａ変換誤差との間に実質
的な差が生じない。Ｄ／Ａ変換器１７の出力はディザ加
算情報信号とディザ信号に分離され、ディザ加算情報信
号からディザが減算される。減算回路２２の一方の入力
と他方の入力とは同一のＤ／Ａ変換器１７に基づいて得
るので、一方の入力に含まれるＤ／Ａ変換誤差と他方の
入力に含まれるＤ／Ａ変換誤差との間に相違が実質的に
生じない。このため、Ｄ／Ａ変換誤差の相違に基づく雑
音又は歪の発生が大幅に少なくなる。

【００１５】

【第２の実施例】図４は本発明に係わる第２の実施例の
Ｄ／Ａ変換装置を示す。図４ではディジタル情報信号の
入力端子１１が加算回路３の一方の入力端子に接続され
ている。アナログディザ発生回路１はＡ／Ｄ変換器２に
接続されている。従って、Ａ／Ｄ変換器２からはディジ
タルディザが出力する。Ａ／Ｄ変換器２には加算回路３
の他方の入力端子に接続されている。加算回路３は第１
のＤ／Ａ変換器４を介して減算回路６ａの一方の入力端
子に接続されている。減算回路６ａの他方の入力端子と
Ａ／Ｄ変換器２との間には第２のＤ／Ａ変換器７が接続
されている。減算回路６ａの出力はフィルタ５ａを通っ
て出力ラインに接続されている。

【００１６】図４のＤ／Ａ変換装置では、Ａ／Ｄ変換器
２から出力されるディジタルディザ信号が加算回路３で
入力ディジタル情報信号に加算され、ディジタルのディ
ザ加算情報信号が形成される。このディジタルのディザ
加算情報信号は第１のＤ／Ａ変換器４によってアナログ
のディザ加算情報信号に変換される。第２のＤ／Ａ変換
器７はディジタルディザ信号をアナログディザ信号に変
換する。減算回路６ａにおいては、アナログのディザ加
算情報信号からアナログのディザ信号が減算され、情報
信号が得られ、これがフィルタ５ａを通して出力され
る。

【００１７】この方式では、Ａ／Ｄ変換器２から出力さ
れたディジタルのディザ信号は、加算回路３と第１のＤ
／Ａ変換器４を通って減算回路６ａに至と共に第２のＤ
／Ａ変換器７を通って減算回路６ａに至る。従って、Ａ
／Ｄ変換器２から減算回路６ａに至る２つの通路のいず
れでもＤ／Ａ変換処理が実行され、減算回路６ａの両入
力の位相特性がそろうので、十分なディザ減算が可能に
なり、ディザの効果が良好に得られる。

【００１８】

【変形例】本発明は上述の実施例に限定されるものでな
く、変形可能なものである。例えば、アナログのディザ
信号発生回路１４とＡ／Ｄ変換器１５との組み合せによ
ってディジタル化ディザ信号発生回路を形成せずに、直
接にディジタル化デイザを発生する回路を設けてもよ
い。また、１サンプリング時間内の信号配置をディザが
先になるようにしてもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるディジタル・ア
ナログ変換装置を示すブロック図である。

【図２】図１の各部の波形を示す図である。

【図３】ディジタル・アナログ変換装置を示すブロック
図である。

【図４】本発明の第２の実施例のディジタル・アナログ
変換装置を示すブロック図である。

【符号の説明】

２ ディザ用Ａ／Ｄ変換器 ３ 加算回路 ４、７ Ｄ／Ａ変換器 ６ａ 減算回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ディジタル情報信号を受け入れるステッ
   プと、 ディジタルディザ信号発生手段からディジタルディザ信
   号を発生するステップと、 前記ディジタル情報信号に前記ディジタルディザ信号を
   加算してディジタルのディザ加算情報信号を形成するス
   テップと、 前記ディジタルのディザ加算情報信号をアナログ・ディ
   ジタル変換器を使用してアナログのディザ加算情報信号
   に変換するステップと、 前記ディジタルディザ信号発生手段から発生した前記デ
   ィジタルディザ信号をディジタル・アナログ変換器を使
   用してアナログのディザ信号に変換するステップと、 前記アナログのディザ加算情報信号から前記アナログの
   ディザ信号を減算してアナログの情報信号を得るステッ
   プとを有することを特徴とするディジタル・アナログ変
   換方法。