JPH0254972B2 - - Google Patents
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- JPH0254972B2 JPH0254972B2 JP61048003A JP4800386A JPH0254972B2 JP H0254972 B2 JPH0254972 B2 JP H0254972B2 JP 61048003 A JP61048003 A JP 61048003A JP 4800386 A JP4800386 A JP 4800386A JP H0254972 B2 JPH0254972 B2 JP H0254972B2
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- JP
- Japan
- Prior art keywords
- converter
- signal
- digital
- input
- analog
- Prior art date
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- 238000010586 diagram Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔産業上の利用分野〕
本発明は、アナログ・デイジタル変換器に関す
るものである。 〔発明の概要〕 本発明は、高分解能のＡ／Ｄコンバータを提供
することを目的とするため、Ａ／Ｄコンバータに
２個のＤ／Ａコンバータと、入力切換えスイツチ
と、加算器と、アンプと、プロセツサとを組合わ
せ、前記プロセツサと前記切換えスイツチの働き
により、前記２個のＤ／Ａコンバータの特性を学
習し、これによつて、最終デイジタル出力を補正
することにより高分解能を達成させたものであ
る。 〔従来の技術〕 従来この種の発明には、第２図に示すようにア
ナログ信号入力端からの入力信号とＤ／Ａコンバ
ータからのアナログ出力を加算または減算するた
めの加算または減算器と前記加算または減算器の
アナログ出力を増幅するためのアンプと、前記ア
ンプのアナログ出力をデイジタル値に変換するた
めのＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
からのデイジタル出力を読み取るとともに前記
Ｄ／Ａコンバータへのデイジタル出力を決定する
プロセツサから構成されるものがある。 〔発明が解決しようとする問題点〕 上記従来技術においては、周知ようにＤ／Ａコ
ンバータの各デイジタル入力値のステツプ毎のア
ナログ出力値の差が完全に均一であることは保証
されないから、前記Ｄ／Ａコンバータのアナログ
値のバラツキがアンプにより拡大され、結果とし
て、Ａ／Ｄコンバータの最終出力におけるデータ
の連続性を損なわせてしまうという欠点があつ
た。 〔問題点を解決するための手段〕 本発明は上記の欠点を無くすために開発された
もので、その主たる構成要件は、第１のＤ／Ａコ
ンバータと、前記第１のＤ／Ａコンバータのアナ
ログ出力信号とアナログ信号入力端からのアナロ
グ信号との入力を選択するための切換えスイツチ
と、第２のＤ／Ａコンバータと、前記切換えスイ
ツチを通過したアナログ信号と前記第２のＤ／Ａ
コンバータのアナログ出力信号との間の加算また
は減算を行うための加算器と、前記加算器のアナ
ログ出力信号を増幅するためのアンプと、前記ア
ンプのアナログ出力信号をデジタル信号に変換す
るためのＡ／Ｄコンバータと、前記Ａ／Ｄコンバ
ータのデイジタル出力信号を読み取るとともに、
前記第１および前記第２のＤ／Ａコンバータのそ
れぞれのデイジタル入力信号を与えるためのプロ
セツサとから構成される。 〔作用〕 上記構成の作用は、先ず、前記プロセツサは、
前記切換えスイツチによる入力として前記第１の
Ｄ／Ａコンバータを選択することにより、前記第
１および前記第２のＤ／Ａコンバータへの出力値
を交互に順次変化させていき、前記Ａ／Ｄコンバ
ータからのデイジタル出力を前記プロセツサが読
み込んでいくことで、前記第１および前記第２の
Ｄ／Ａコンバータの各デイジタル入力値のステツ
プ毎のアナログ出力差を記憶することができ、こ
の記憶した値に基づいて、前記切換えスイツチに
よる入力としてアナログ信号入力端からのアナロ
グ信号を選択した際に、前記第２のＤ／Ａコンバ
ータの出力を前記プロセツサが内部で補正し、前
記Ａ／Ｄコンバータからのデイジタル信号出力と
合わせて変換後のデイジタル信号とすることによ
り高分解能を達成せたものである。 〔実施例〕 以下、本発明を一実施例に示した図面に基づき
詳細に説明すると、第１図中７ａは第１のＤ／Ａ
コンバータであり、７ｂは第２のＤ／Ａコンバー
タであり、１はアナログ信号入力端である。２は
前記アナログ信号入力端１のアナログ信号又は、
前記第１のＤ／Ａコンバータ７ａのアナログ出力
信号を選択するための切換えスイツチで、３３は
前記切換えスイツチ２で選択されたアナログ信号
と前記第２のＤ／Ａコンバータ７ｂのアナログ出
力信号を減算するための減算器である。４は前記
減算器３のアナログ出力信号を増幅するためのア
ンプで、５で前記アンプ４のアナログ出力信号を
デイジタル信号に変換するためのＡ／Ｄコンバー
タである。６は、前記Ａ／Ｄコンバータからのデ
イジタル信号入力を読み取るとともに、前記第１
のＤ／Ａコンバータ７ａと、前記第２のＤ／Ａコ
ンバータ７ｂへのデイジタル信号を出力するプロ
セツサである。 先ず、切換えスイツチ２で第１のＤ／Ａコンバ
ータ７ａのアナログ出力信号を選択し、前記減算
器３に出力する。前記減算器３からは前記第１の
Ｄ／Ａコンバータ７ａより入力されたアナログ信
号から前記第２のＤ／Ａコンバータ７ｂからのア
ナログ入力信号を減算したアナログ信号が出力さ
れる。前記減算器３のアナログ出力信号は、前記
アンプ４によつてＢ倍にされて前記Ａ／Ｄコンバ
ータ５に入力し、デイジタル信号に変換してか
ら、前記プロセツサ６によつて読み込むようにす
る。前記プロセツサ６からの前記第１のＤ／Ａコ
ンバータ７ａ及び前記第２のＤ／Ａコンバータ７
ｂへのデイジタル信号出力を、表に示すように０
から最大値ｍまで交互に順次変化させていき、そ
のときの前記Ａ／Ｄコンバータ５からのデイジタ
ル出力値を読み込みA0からA2nとする。この表の
関係から、前記第１のＤ／Ａコンバータ７ａと前
記第２のＤ／Ａコンバータ７ｂの各デイジタルス
テツプ入力毎のアナログ出力差をＡ／Ｄコンバー
タ５でデイジタル変換した値をそれぞれd1 o，d2 oと
すると、これらは次式で表される。
るものである。 〔発明の概要〕 本発明は、高分解能のＡ／Ｄコンバータを提供
することを目的とするため、Ａ／Ｄコンバータに
２個のＤ／Ａコンバータと、入力切換えスイツチ
と、加算器と、アンプと、プロセツサとを組合わ
せ、前記プロセツサと前記切換えスイツチの働き
により、前記２個のＤ／Ａコンバータの特性を学
習し、これによつて、最終デイジタル出力を補正
することにより高分解能を達成させたものであ
る。 〔従来の技術〕 従来この種の発明には、第２図に示すようにア
ナログ信号入力端からの入力信号とＤ／Ａコンバ
ータからのアナログ出力を加算または減算するた
めの加算または減算器と前記加算または減算器の
アナログ出力を増幅するためのアンプと、前記ア
ンプのアナログ出力をデイジタル値に変換するた
めのＡ／Ｄコンバータと、前記Ａ／Ｄコンバータ
からのデイジタル出力を読み取るとともに前記
Ｄ／Ａコンバータへのデイジタル出力を決定する
プロセツサから構成されるものがある。 〔発明が解決しようとする問題点〕 上記従来技術においては、周知ようにＤ／Ａコ
ンバータの各デイジタル入力値のステツプ毎のア
ナログ出力値の差が完全に均一であることは保証
されないから、前記Ｄ／Ａコンバータのアナログ
値のバラツキがアンプにより拡大され、結果とし
て、Ａ／Ｄコンバータの最終出力におけるデータ
の連続性を損なわせてしまうという欠点があつ
た。 〔問題点を解決するための手段〕 本発明は上記の欠点を無くすために開発された
もので、その主たる構成要件は、第１のＤ／Ａコ
ンバータと、前記第１のＤ／Ａコンバータのアナ
ログ出力信号とアナログ信号入力端からのアナロ
グ信号との入力を選択するための切換えスイツチ
と、第２のＤ／Ａコンバータと、前記切換えスイ
ツチを通過したアナログ信号と前記第２のＤ／Ａ
コンバータのアナログ出力信号との間の加算また
は減算を行うための加算器と、前記加算器のアナ
ログ出力信号を増幅するためのアンプと、前記ア
ンプのアナログ出力信号をデジタル信号に変換す
るためのＡ／Ｄコンバータと、前記Ａ／Ｄコンバ
ータのデイジタル出力信号を読み取るとともに、
前記第１および前記第２のＤ／Ａコンバータのそ
れぞれのデイジタル入力信号を与えるためのプロ
セツサとから構成される。 〔作用〕 上記構成の作用は、先ず、前記プロセツサは、
前記切換えスイツチによる入力として前記第１の
Ｄ／Ａコンバータを選択することにより、前記第
１および前記第２のＤ／Ａコンバータへの出力値
を交互に順次変化させていき、前記Ａ／Ｄコンバ
ータからのデイジタル出力を前記プロセツサが読
み込んでいくことで、前記第１および前記第２の
Ｄ／Ａコンバータの各デイジタル入力値のステツ
プ毎のアナログ出力差を記憶することができ、こ
の記憶した値に基づいて、前記切換えスイツチに
よる入力としてアナログ信号入力端からのアナロ
グ信号を選択した際に、前記第２のＤ／Ａコンバ
ータの出力を前記プロセツサが内部で補正し、前
記Ａ／Ｄコンバータからのデイジタル信号出力と
合わせて変換後のデイジタル信号とすることによ
り高分解能を達成せたものである。 〔実施例〕 以下、本発明を一実施例に示した図面に基づき
詳細に説明すると、第１図中７ａは第１のＤ／Ａ
コンバータであり、７ｂは第２のＤ／Ａコンバー
タであり、１はアナログ信号入力端である。２は
前記アナログ信号入力端１のアナログ信号又は、
前記第１のＤ／Ａコンバータ７ａのアナログ出力
信号を選択するための切換えスイツチで、３３は
前記切換えスイツチ２で選択されたアナログ信号
と前記第２のＤ／Ａコンバータ７ｂのアナログ出
力信号を減算するための減算器である。４は前記
減算器３のアナログ出力信号を増幅するためのア
ンプで、５で前記アンプ４のアナログ出力信号を
デイジタル信号に変換するためのＡ／Ｄコンバー
タである。６は、前記Ａ／Ｄコンバータからのデ
イジタル信号入力を読み取るとともに、前記第１
のＤ／Ａコンバータ７ａと、前記第２のＤ／Ａコ
ンバータ７ｂへのデイジタル信号を出力するプロ
セツサである。 先ず、切換えスイツチ２で第１のＤ／Ａコンバ
ータ７ａのアナログ出力信号を選択し、前記減算
器３に出力する。前記減算器３からは前記第１の
Ｄ／Ａコンバータ７ａより入力されたアナログ信
号から前記第２のＤ／Ａコンバータ７ｂからのア
ナログ入力信号を減算したアナログ信号が出力さ
れる。前記減算器３のアナログ出力信号は、前記
アンプ４によつてＢ倍にされて前記Ａ／Ｄコンバ
ータ５に入力し、デイジタル信号に変換してか
ら、前記プロセツサ６によつて読み込むようにす
る。前記プロセツサ６からの前記第１のＤ／Ａコ
ンバータ７ａ及び前記第２のＤ／Ａコンバータ７
ｂへのデイジタル信号出力を、表に示すように０
から最大値ｍまで交互に順次変化させていき、そ
のときの前記Ａ／Ｄコンバータ５からのデイジタ
ル出力値を読み込みA0からA2nとする。この表の
関係から、前記第１のＤ／Ａコンバータ７ａと前
記第２のＤ／Ａコンバータ７ｂの各デイジタルス
テツプ入力毎のアナログ出力差をＡ／Ｄコンバー
タ５でデイジタル変換した値をそれぞれd1 o，d2 oと
すると、これらは次式で表される。
以上のように、本発明によれば、Ｄ／Ａコンバ
ータの特性を学習し、補正を行うため、Ｄ／Ａコ
ンバータの個体差や経年変化を無視でき、さらに
連続性を損なわない高分解能を達成できるという
利点をもつ。
ータの特性を学習し、補正を行うため、Ｄ／Ａコ
ンバータの個体差や経年変化を無視でき、さらに
連続性を損なわない高分解能を達成できるという
利点をもつ。
第１図は本発明の実施例の回路図、第２図は従
来技術の回路図である。 １……アナログ信号入力端、２……切換えスイ
ツチ、３……減算器、４……アンプ、５……Ａ／
Ｄコンバータ、６……プロセツサ、７ａ……第１
のＤ／Ａコンバータ、７ｂ……第２のＤ／Ａコン
バータ。
来技術の回路図である。 １……アナログ信号入力端、２……切換えスイ
ツチ、３……減算器、４……アンプ、５……Ａ／
Ｄコンバータ、６……プロセツサ、７ａ……第１
のＤ／Ａコンバータ、７ｂ……第２のＤ／Ａコン
バータ。
Claims (1)
- １ 第１のＤ／Ａコンバータと、前記第１のＤ／
Ａコンバータの出力信号とアナログ入力信号との
入力を選択するための切換えスイツチと、第２の
Ｄ／Ａコンバータと、前記切換えスイツチを通過
した信号と前記第２のＤ／Ａコンバータの出力信
号との間の加算または減算を行うための加算器
と、前記加算器の出力信号を増幅するためのアン
プと、前記アンプの出力信号をデジタル値に変換
するためのＡ／Ｄコンバータと、前記Ａ／Ｄコン
バータの出力値を読み取るとともに、前記第１及
び前記第２のＤ／Ａコンバータのそれぞれの入力
値を与えるためのプロセツサとから成り、前記プ
ロセツサは、前記切換えスイツチによる入力とし
て前記第１のＤ／Ａコンバータを選択し、前記第
１のＤ／Ａコンバータと前記第２のＤ／Ａコンバ
ータのデイジタル入力値を交互に順次変化させ、
前記Ａ／Ｄコンバータからのデイジタル値を読み
込み、さらに、前記第２のＤ／Ａコンバータの入
力デイジタル信号を変化させる前後の前記プロセ
ツサが読み込んだ前記Ａ／Ｄコンバータからのデ
イジタル値の差を記憶し、かつ記憶した前記デイ
ジタル値の差に基づき前記切換えスイツチによる
入力として前記アナログ信号を選択したときの
Ａ／Ｄコンバータの出力値を補正するようにした
ことを特徴とする高分解能Ａ／Ｄコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048003A JPS62204617A (ja) | 1986-03-05 | 1986-03-05 | 高分解能ａ／ｄコンバ−タ |
| US07/022,045 US4734678A (en) | 1986-03-05 | 1987-03-05 | High-resolution A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048003A JPS62204617A (ja) | 1986-03-05 | 1986-03-05 | 高分解能ａ／ｄコンバ−タ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24873389A Division JPH02186720A (ja) | 1989-09-25 | 1989-09-25 | 高分解能ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204617A JPS62204617A (ja) | 1987-09-09 |
| JPH0254972B2 true JPH0254972B2 (ja) | 1990-11-26 |
Family
ID=12791129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048003A Granted JPS62204617A (ja) | 1986-03-05 | 1986-03-05 | 高分解能ａ／ｄコンバ−タ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4734678A (ja) |
| JP (1) | JPS62204617A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2199711B (en) * | 1987-01-08 | 1990-10-24 | Schlumberger Electronics | Converter calibration |
| JPH0197019A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | Ａ−ｄ変換器 |
| JPH02186720A (ja) * | 1989-09-25 | 1990-07-23 | Seiko Instr Inc | 高分解能ａ／ｄコンバータ |
| US4996530A (en) * | 1989-11-27 | 1991-02-26 | Hewlett-Packard Company | Statistically based continuous autocalibration method and apparatus |
| KR100551894B1 (ko) * | 1998-12-30 | 2006-05-23 | 매그나칩 반도체 유한회사 | 아날로그-디지털변환기 |
| KR100608267B1 (ko) * | 2000-02-11 | 2006-08-04 | 삼성전자주식회사 | 에이/디 변환기의 분해능 향상 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917720A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | テスト機能を持つ逐次比較型ａ／ｄ変換器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953727B2 (ja) * | 1977-04-06 | 1984-12-26 | 株式会社日立製作所 | 補正回路付ｄａ変換器 |
| US4272760A (en) * | 1979-04-10 | 1981-06-09 | Burr-Brown Research Corporation | Self-calibrating digital to analog conversion system and method |
| US4280196A (en) * | 1979-11-14 | 1981-07-21 | Hewlett-Packard Company | Correction of zero drift, gain drift, and distortion errors in analog storage devices |
| US4544917A (en) * | 1982-09-16 | 1985-10-01 | Westinghouse Electric Corp. | A/D converter having digitally controlled subranging and self-alignment apparatus for use therein |
| JPS59200923A (ja) * | 1983-04-28 | 1984-11-14 | Ishida Scales Mfg Co Ltd | スパン調整方法 |
-
1986
- 1986-03-05 JP JP61048003A patent/JPS62204617A/ja active Granted
-
1987
- 1987-03-05 US US07/022,045 patent/US4734678A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917720A (ja) * | 1982-07-21 | 1984-01-30 | Hitachi Ltd | テスト機能を持つ逐次比較型ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4734678A (en) | 1988-03-29 |
| JPS62204617A (ja) | 1987-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |