JPH0381564U - - Google Patents

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JPH0381564U
JPH0381564U JP14371889U JP14371889U JPH0381564U JP H0381564 U JPH0381564 U JP H0381564U JP 14371889 U JP14371889 U JP 14371889U JP 14371889 U JP14371889 U JP 14371889U JP H0381564 U JPH0381564 U JP H0381564U
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converter
memory
correction data
analog
signal
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JP14371889U
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

【図面の簡単な説明】
第1図はこの考案による複数入力に対するA/
D変換器の補正回路図、第2図は従来技術による
A/D変換器のオフセツトと利得の補正回路図で
ある。 1……入力切換回路、2……A/D変換器、3
……A/D変換器2のオフセツト補正データを記
憶しているメモリ、4……A/D変換器2の利得
補正データを記憶しているメモリ、5,6……D
/A変換器、11〜14……アナログ入力、15
……入力切換信号、16……データ切換信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数のアナログ入力が接続され、第1の切換信
    号15で前記アナログ信号の1つが選択されて取
    り出される入力切換回路1と、 入力切換回路1の出力をデイジタルに変換する
    A/D変換器2と、 前記アナログ信号に対応するA/D変換器2の
    オフセツトを補正する第1の補正データを記憶し
    、第1の切換信号15に同期した第2の切換信号
    16で第1の補正データが読み出される第1のメ
    モリ3と、 前記アナログ信号に対応するA/D変換器2の
    利得を補正する第2の補正データを記憶し、第2
    の切換信号16で第2の補正データが読み出され
    る第2のメモリ4と、 第1のメモリ3の補正データをアナログに変換
    し、A/D変換器2のオフセツトを補正する第1
    のD/A変換器5と、 第2のメモリ4の補正データをアナログに変換
    し、A/D変換器2の利得を補正する第2のA/
    D変換器6とを備えることを特徴とする複数入力
    に対するA/D変換器の補正回路。
JP14371889U 1989-12-13 1989-12-13 Pending JPH0381564U (ja)

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JP14371889U JPH0381564U (ja) 1989-12-13 1989-12-13

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JPH0381564U true JPH0381564U (ja) 1991-08-20

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006011560A1 (ja) * 2004-07-30 2006-02-02 Tamura Corporation 検出器

Cited By (1)

* Cited by examiner, † Cited by third party
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