KR100551894B1 - 아날로그-디지털변환기 - Google Patents

아날로그-디지털변환기 Download PDF

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Abstract

본 발명은 작은 회로 면적의 고속 저전력의 이중 채널 구조를 가지는 3단 서브 레이징 아날로그-디지털 변환기에 관한 것이다. 그 변환기는 아날로그 신호를 샘플링하고, 이를 유지하는 샘플앤홀드 증폭기와, 샘플링된 아날로그 신호를 기준 전압과 비교하여 상위 N 비트의 디지털 신호를 발생하고, 제1미세 기준 전압의 영역을 선택하도록 제1제어신호를 출력하는 상위비트 아날로그-디지털 변환부와, 상기 제1제어신호에 응답하여 상기 제1미세 기준 전압을 발생하는 제1저항열과, 샘플링된 아날로그 신호를 상기 제1미세 기준 전압과 비교하여 중위 N+1 비트의 디지털 신호를 발생하고, 제2미세 기준 전압의 영역을 선택하도록 제2제어신호를 출력하는 중위비트 아날로그-디지털 변환부와, 상기 제2제어신호에 응답하여 상기 제2미세 기준 전압을 발생하는 제2저항열과, 샘플링된 아날로그 신호를 상기 제2미세 기준 전압 신호와 비교하여 하위 N+1 비트의 디지털 신호를 생성하며, 순차적으로 동작하는 제1 및 제2하위비트 아날로그-디지털 변환부, 및 상기 상위 N 비트, 상기 중위 N+1 비트, 및 하위 N+1 비트의 디지털 신호를 입력받아 중간 1비트를 중첩시켜 3N 비트의 디지털 신호를 출력하는 디지털 교정부를 포함하여 이루어진다.

Description

아날로그-디지털 변환기
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 작은 회로 면적을 가지면서도 고속의 저전력 이중 채널 구조의 3단 서브 레인징 아날로그-디지털 변환기에 관한 것이다.
최근 들어, 0.35um 이하의 서브 마이크론 반도체 집적 기술과 디지털 신호 처리 기술의 발전으로 인하여, 화상 회의 등에 사용되는 멀티미디어 장비, 셀룰러폰 등과 같은 개인용 휴대 통신 기기 및 비디오 카메라 등에 사용되는 아날로그-디지털 변환기(Analog to Digital Converter: ADC)의 수요가 급증하고 있다. 이러한 응용 분야에 사용되는 아날로그-디지털 변환기에 대한 요구 사항도 시스템 사양에 따라 고해상도, 3V 정도의 낮은 전원 전압 및 적은 전력 소모 등 점차 고급화 추세에 있으며, 칩 생산 비용 절감 및 모듈 형성시 집적도를 높이기 위하여 디지털 회로 블록들과 하나의 칩으로 구현되고 있는 추세이다.
일반적으로 높은 샘플링 주파수를 요구하는 응용 분야에 대해서는 플래쉬 아날로그-디지털 변환기가 많이 사용되어 왔으나, 플래쉬 아날로그-디지털 변환기는 요구되는 출력 비트 수에 대하여 회로 면적 및 전력의 소모량이 지수적으로 증가하므로 8비트 이상의 디지털 신호 처리 응용 분야에서는 서브 레인징(subranging) 또는 파이프라인(pipeline) 아날로그-디지털 변환기가 선호되어 왔다. 특히, 서브 레인징 아날로그-디지털 변환기는 2 단 이상의 구조를 가짐에도 불구하고 단 사이에 증폭기가 필요하지 않아, 상대적으로 많은 수의 증폭기가 요구되는 파이프라인 아날로그-디지털 변환기에 비해 전력 소모가 적다는 장점을 가지고 있다. 일반적으로 서브 레인징 아날로그-디지털 변환기는 두 번째 단 이하의 아날로그-디지털 변환기의 구조에 따라 크게 단일 채널 구조와 다중 채널 구조로 나눌 수 있다. 단일 채널 구조를 가지는 아날로그-디지털 변환기는 공정상의 제한과 하위비트 아날로그-디지털 변환기에 사용되는 기준 전압 레벨의 정착 시간이 전체 시스템의 동작 클럭 속도를 결정하게 되는 단점이 있다. 한편, 다중 채널 구조를 가지는 아날로그-디지털 변환기는 단일 채널을 사용하는 경우보다 빠르나, 역시 기준 전압 정착 시간에 의한 제한이 여전히 존재한다. 이러한 이유로 다중 채널 구조를 가지는 아날로그-디지털 변환기는 클럭 주파수를 대략 40Mhz 정도로 제한되어 왔다.
도 1은 종래의 이중 채널 서브 레인징 아날로그-디지털 변환기를 설명하기 위한 구성 블록도를 도시한 것이다.
도 1에 도시된 아날로그-디지털 변환기는 상위 N 비트에 대한 디지털 신호를 발생하는 상위비트 A/D 변환부(1)와, 하위 N+1 비트에 대한 디지털 신호를 순차적으로 발생하는 제1 및 제2하위비트 A/D 변환부(2, 4)와, A/D 변환부(1, 2, 4)에 기준 전압을 공급하는 저항열(3), 그리고 상위비트 A/D 변환부(1)의 상위 N 비트와 제1 및 제2하위비트 A/D 변환부(2, 4)의 하위 N+1 비트를 입력받아, 1 비트를 중첩시키고, 입력 신호에 포함된 옵셋 및 피드스루 오차 등을 교정시켜서 최종 2N 디지털 신호를 출력하는 디지털 교정부(5)로 구성된다.
도 2는 도 1에 도시된 아날로그-디지털 변환기의 상위비트 A/D 변환부(1), 및 제1 및 제2하위비트 A/D 변환부(2, 4)에 대한 동작을 설명하기 위한 동작 상태도를 나타낸 것으로, 도면 부호 I는 입력 샘플링 구간을, R은 저항열로부터의 참조 샘플링 구간을, C는 비교 구간을, h는 홀딩 구간을 각각 나타낸 것이다.
도 1에 도시된 아날로그-디지털 변환기의 동작을 도 2를 참조하여 살펴보면 다음과 같다.
먼저, I 구간에서 상위비트 A/D 변환부(1)와 제1하위비트 A/D 변환부(2)는 동시에 아날로그 신호(SA)를 입력받는다. 이어서, R 구간에서 상위비트 A/D 변환부(1)는 아날로그 신호(SA)와 저항열(3)로부터의 기준 전압을 비교하여 아날로그 신호(SA)에 상응하는 상위 N 비트의 디지털 신호를 발생한다. 이때, 상위비트 A/D 변환부(1)는 저항열(3)에서 제1 및 제2하위비트 A/D 변환부(2, 4)에 출력되는 미세 기준 전압을 선택하도록 하는 제어신호를 생성한다. 이때, 제1하위비트 A/D 변환부(2)는 상위비트 A/D 변환부(1)의 제어신호에 의해 저항열(3)에서 선택된 미세 기준 전압 신호를 입력받기 전까지 아무 동작을 하지 않는 홀딩 상태 h가 된다. 이는 전체 속도가 제한되는 요인으로 작용한다. 이어서, C 구간에서, 제1하위비트 A/D 변환부(2)는 저항열(3)에 의하여 선택된 미세 기준 전압과 아날로그 신호(SA)를 비교하여 하위 N+1 비트의 디지털 신호를 발생한다. 이때, C 구간의 마지막 순간에 디지털 교정부(5)는 상위비트 A/D 변환부(1)의 상위 N 비트 디지털 신호와 제1하위비트 A/D 변환부(2)의 하위 N+1 비트의 디지털 신호를 입력받아, 1비트 중첩시켜 최종 2N 비트의 디지털 신호를 발생한다. 이때, 제1하위비트 A/D 변환부(2)가 C 구간의 동작 수행중에 상위비트 아날로그-변환부(1)와 제2하위비트 A/D 변환부(4)는 I 구간으로 동시에 아날로그 신호(SA)를 입력받는다. 이어서, R 구간에서 상위비트 A/D 변환부(1)는 상술한 바와 같이 상위 N 비트의 디지털 신호를 발생하고, 동시에 제2하위비트 A/D 변환부(4)에서 사용될 미세 기준 전압을 선택하기 위한 제어신호를 생성하며, 이때 제1하위비트 A/D 변환부(2)는 아무 동작도 수행하지 않는 홀딩 h 상태가 된다. 다음 C 구간에서 제2하위비트 A/D 변환부(4)는 저항열(3)에 의해 선택된 미세 기준 전압과 아날로그 신호(SA)를 비교하여 하위 N+1 비트의 디지털 신호를 발생한다. 이때, C 구간의 마지막 순간에 디지털 교정부(5)를 통해 상술한 바와 같이 최종 2N 비트의 디지털 신호를 발생하게 된다. 이상에서 살펴본 바와 같이, 제1 및 제2하위비트 A/D 변환부(2, 4)는 순차적인 동작하면서 디지털 변환 동작을 반복 수행한다. 도 1에 도시된 이러한 이중 채널의 서브 레인징 아날로그-디지털 변환기는 각 하위비트 아날로그-디지털 변환부들이 미세 기준 전압 신호가 입력되기 전까지 아무 동작도 수행하지 않은 홀딩 구간(h)을 가지며, 이로 인하여 전체 시스템의 처리 속도를 떨어뜨리는 문제점이 있었다.
도 3은 종래의 단일 채널 서브 레인징 아날로그-디지털 변환기를 설명하기 위한 구성 블록도를 도시한 것이다.
도 3에 도시된 아날로그-디지털 변환기는 아날로그 신호(SA)에 대하여 S 구간 동안 샘플링하고 H 구간 동안 이 샘플링된 신호를 유지시키는 샘플앤홀드 증폭기(sample-and-hold amplifier: 이하, SHA라 칭함)(31)와, 상위 N 비트에 대한 디지털 신호를 발생하는 상위비트 아날로그-디지털(A/D) 변환부(32)와, 하위 N+1 비트에 대한 디지털 신호를 발생하는 하위비트 아날로그-디지털(A/D) 변환부(34)와, A/D 변환부(32, 34)에 기준 전압을 공급하는 저항열(33), 그리고 상위비트 A/D 변환부(32)의 상위 N 비트와 하위비트 A/D 변환부(34)의 하위 N+1 비트를 입력받아, 1 비트를 중첩시키고, 입력 신호에 포함된 옵셋 및 피드스루 오차 등을 교정시켜서 최종 2N 디지털 신호를 출력하는 디지털 교정부(5)로 구성된다.
도 4는 도 3에 도시된 아날로그-디지털 변환기의 각각 SHA(31), 상위비트 A/D 변환부(32), 및 하위비트 A/D 변환부(34)의 동작을 설명하기 위한 동작 상태도를 도시한 것으로, 도면 부호 S는 아날로그 신호(SA)의 샘플링 구간을, H는 아날로그 신호(SA)의 홀딩 구간을, I는 SHA(31)로부터의 입력 샘플링 구간을, R은 저항열(33)로부터의 참조 샘플링 구간을, 그리고 C는 비교 구간을 각각 나타낸 것이다.
도 3에 도시된 종래의 아날로그-디지털 변환기의 동작을 도 4a 내지 도 4c를 참조하여 살펴보면 다음과 같다.
도 3에 도시된 아날로그-디지털 변환기는 도 1에 도시된 아날로그-디지털 변환기와 다른 상위비트 A/D 변환부(32)의 샘플링 순서를 가진다. 즉, 도 3에 도시된 아날로그-디지털 변환기는 R 구간에서 상위비트 A/D 변환부(32)가 기준 전압을 먼저 입력받은 후, 다음 I 구간에서 SHA(31)에서 홀딩된 아날로그 신호를 하위비트 A/D 변환부(34)와 동시에 입력받는다. 이 I 구간에서 상위비트 A/D 변환부(32)는 상위 N 비트를 결정하고, 계속해서 다음 R 구간에서 기준 전압 입력 샘플링, 다음 I 구간에서 SHA(31)로부터의 아날로그 신호(SA)를 입력하는 이러한 과정을 반복적으로 수행한다. 한편, 하위비트 A/D 변환부(34)는 I 구간에서 상위비트 A/D 변환부(32)와 동시에 아날로그 신호(SA)를 입력받고, 다음 C 구간에서 상위비트 A/D 변환부(32)에서 결정된 상위 N 비트에 상응하는 미세 기준 전압 레벨이 정착되고, 이 미세 기준 전압을 샘플링된 아날로그 신호와 비교한 후, 그 결과를 상응하는 디지털 신호로 변환한다. 이때, C 구간의 마지막 순간에 디지털 교정부(35)를 통하여 최종 2N 비트의 디지털 신호(SD)를 얻게 된다. 이상에서 살펴본 도 3에 도시된 단일 채널 구조를 가지는 서브 레인징 아날로그-디지털 변환기는 도 1에 도시된 아날로그-디지털 변환기에 비교할 때, 홀딩 시간이 사라졌으나, 단일 채널을 사용하므로 신호 처리 속도가 떨어진다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 작은 회로 면적을 가지면서도 고속의 저전력 아날로그-디지털 변환기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 아날로그-디지털 변환기는 제1 샘플링구간 동안 아날로그 신호를 샘플링하고, 제1 홀딩구간 동안 샘플링된 아날로그 신호를 유지시키는 샘플 앤 홀드 증폭기와, 상기 제1 샘플링구간 동안 기준전압을 샘플링하고, 상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받아 상위 N 비트의 디지털 신호를 생성하며, 제1 제어신호를 출력하는 상위비트 아날로그-디지털 변환부와, 상기 제1 제어신호에 응답하여 제1 미세 기준전압을 발생하는 제1 저항열과, 상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제2 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제1 미세 기준 전압을 비교하여 중위 N+1 비트의 디지털 신호를 생성하며, 제2 제어신호를 출력하는 중위비트 아날로그-디지털 변환부와, 상기 제2 제어신호에 응답하여 제2 미세 기준전압을 발생하는 제2 저항열과, 상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제2 홀딩구간 및 제3 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제2 미세 기준전압을 비교하여 제1 하위 N+1 비트의 디지털 신호를 생성하는 제1 하위비트 아날로그-디지털 변환부와, 상기 제2 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제3 홀딩구간 및 제4 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제2 미세 기준전압을 비교하여 제2 하위 N+1 비트의 디지털 신호를 생성하는 제2 하위비트 아날로그-디지털 변환부와, 상기 상위 N 비트와, 상기 중위 N+1 비트와, 상기 제1 및 제2 하위 N+1 비트 중 어느 하나의 하위 N+1 비트의 디지털 신호를 이용하여 3N 비트의 디지털 신호를 출력하는 디지털 교정부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 이중 채널 구조의 3단 서브 레인징 아날로그-변환기를 설명하기 위한 구성 블록도를 도시한 것이다.
도 5에 도시된 본 발명에 따른 아날로그-디지털 변환기는 아날로그 신호(SA)를 S 구간 동안 샘플링하고, H 구간 동안 이 샘플링된 신호를 유지시켜주는 샘플앤홀드 증폭기(SHA)(51)와, SHA(51)가 구간 S를 진행하는 동안, 즉 R 구간(도 6의 상위비트 A/D 변환기 참조) 동안 기준 전압을 샘플링하고, SHA(51)가 구간 H를 진행하는 동안, 즉 I 구간(도 6의 상위비트 A/D 변환기 참조) 동안 SHA(51)로부터 샘플링된 아날로그 신호를 입력받아서 상위 N비트의 디지털 코드를 출력하고, 제1 미세 기준 전압 영역을 선택하도록 하는 제어신호를 생성하는 상위비트 A/D 변환부(52)와, 상위비트 아날로그-디지털 변환부(52)로부터 입력된 제어신호에 의해 제1 미세 기준 전압 신호를 선택하는 제1저항열(53)과, SHA(51)가 구간 H를 진행하는 동안, 즉 I 구간(도 6의 중위비트 A/D 변환기 참조) 동안 상위비트 A/D 변환부(52)와 동시에 SHA(51)로부터 샘플링된 아날로그 신호를 입력받고 그 다음의 C 구간에서 제1 저항열(53)에 의하여 선택된 제1 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여 중위 N+1 비트의 디지털 신호를 생성하는 중위비트 A/D 변환부(54)와, SHA(51)가 구간 H를 진행하는 동안, 즉 I 구간(도 6의 제1 및 제2 하위비트 A/D 변환기 참조) 동안 상위비트 A/D 변환부(52)와 동시에 SHA(51)로부터 아날로그 신호를 입력받고 그 다음의 C 구간에서 제2저항열(56)에 의하여 선택된 제2 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여 하위 N+1 비트의 디지털 신호를 생성하는 제1 및 제2하위비트 A/D 변환부(55, 57)와, 상위비트 A/D 변환부(52)로부터 출력되는 상위 N 비트의 디지털 신호와 중위, 하위비트 A/D 변환부(54, 55, 57)들 각각에 대해 어느 하나로부터 출력되는 중위, 하위 각각 N+1 비트의 디지털 코드로부터 3N 비트의 디지털 코드를 출력하는 디지털 교정부(58)를 구성된다.
도 6은 도 5에 도시된 아날로그-디지털 변환기의 각각 SHA(51), 상위비트 A/D 변환부(52), 중위비트 A/D 변환부(52), 제1 및 제2하위비트 A/D 변환부(55)(57)의 동작을 설명하기 위한 동작 상태도를 도시한 것으로, 도면 부호 S는 아날로그 신호(SA)의 샘플링 구간을, H는 아날로그 신호(SA)의 홀딩 구간을, I는 SHA(51)로부터의 입력 샘플링 구간을, R은 저항열(53)로부터의 참조 샘플링 구간을, h는 제1 및 제2하위비트 A/D 변환부(55, 57)의 동작 홀딩 구간을, 그리고 C는 비교 구간을 각각 나타낸 것이다.
도 5에 도시된 아날로그-디지털 변환기의 동작을 도 6을 참조하여 살펴보면 다음과 같다.
중위비트 A/D 변환부(54)가 C 구간에서 동작하는 동안, SHA(51)는 다음 신호 처리를 위한 중위비트 A/D 변환부(54)에서 처리될 아날로그 입력 신호를 구간 S 동안(두번째 S 구간 동안) 샘플링 하여 구간 H 동안(두번째 H 구간 동안) 샘플링된 신호를 유지시켜 준다. 이때, 상위비트 A/D 변환부(52)는 SHA(51)가 구간 H를 진행하는 동안, 즉 두번째 상위비트 A/D 변환기의 I 구간 동안 SHA(51)로부터 아날로그 신호를 입력받아서 상위 N 비트의 디지털 신호를 출력하고, 중위비트 A/D 변환부(54)에 사용된 미세 기준 전압 영역을 선택하도록 제어신호를 생성하여 제1저항열(53)에 출력한다. SHA(51)로부터 샘플링된 아날로그 신호가 입력되면 중위 및 하위비트 A/D 변환부(54, 55, 57)는 각각 구간 C에서 선택된 제1 및 제2 미세 기준 전압 신호와 입력된 아날로그 신호를 비교하여 중위 및 하위 N+1 비트의 디지털 신호를 생성할 수 있다. 이때, 제2 미세 기준 전압 신호를 제어하는 신호는 중위비트 A/D 변환부(54)에서 생성된다.
도 5에 도시된 아날로그-디지털 변환기는 도 1에 도시된 아날로그-디지털 변환기에서 볼 수 있는 두 개의 채널을 가진 구조를 채택하여 전체적인 신호 처리 속도를 한 개의 채널을 가진 구조에 비해 배가 시켰으며, 동시에 도 4에 도시된 신호 처리 순서와 같이 두 번째 단의 중위비트를 생성하는 중위비트 A/D 변환부(54)에 아무런 일을 하지 않는 홀딩 상태 구간 h가 제거된 동작 순서를 적용하고 하위비트를 생성하는 단을 도 2에 나타난 신호 처리 순서를 사용하여 적용함으로써, 각각 도 1과 도 3에 도시된 종래의 아날로그-디지털 변환기의 구조에 비해 비교기의 수를 줄일 수 있다. 이를 상세히 살펴보면, K 비트의 최종 출력을 위해 사용되는 비교기의 수가 도 1에 도시된 아날로그-디지털 변환기의 구조에서는 상위비트 부분에서 2(K/2)개, 하위비트 부분에서 2*2(K/2+1)개가 필요하다. 한편, 도 3에 도시된 아날로그-디지털 변환기의 구조에서는 상위비트 부분에서 2(K/2)개, 하위비트 부분에서 2(K/2+1)개가 필요하다. 이는 비교기의 숫자는 도 1보다 적지만 신호 처리 속도가 절반으로 줄어드는 단점을 가진다. 도 5에 도시된 본 발명에 따른 아날로그-디지털 변환기는 상위비트 A/D 변환부(52)에서는 2(K/3)개 ,중위비트 A/D 변환부(54)에서는 2(K/3+1)개, 제1 및 제2하위비트 A/D 변환부(55, 57)에서는 2*2(K/3+1)개가 필요하다. 예를 들어, 12비트의 아날로그-디지털 변환기를 구성한다면 도 1, 도 3, 도 5에 도시된 아날로그-디지털 변환기는 각각 320개, 192개, 112개의 비교기가 필요함을 알 수 있다. 즉, 본 발명에 따른 아날로그-디지털 변환기가 고속의 처리가 가능하면서도 가장 적은 비교기가 사용됨을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명에 따른 이중 채널 구조의 3단 서브레인징 아날로그-디지털 변환기는 상위비트에 대한 기준 전압 샘플링 구간 R을 아날로그 신호 입력 구간 I보다 먼저 수행하도록 하여, 중위비트 부분에서 홀딩시간을 제거함에 의하여 전체적인 신호 처리 속도를 향상시켰으며, 사용되는 비교기의 개수를 최소화할 수 있다. 특히, 일반적으로 3단 이상의 구조를 가진 아날로그-디지털 변환기에서 단 사이에 사용되는 증폭기를 필요로 하지 않으므로 작은 회로 면적을 가지면서도 전력 소모를 최소화할 수 있다.
도 1은 종래의 이중 채널 구조의 서브 레인징 아날로그-디지털 변환기를 설명하기 위한 구성 블록도.
도 2는 도 1에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 동작 상태도.
도 3은 종래의 단일 채널 구조의 서브 레인징 아날로그-디지털 변환기를 설명하기 위한 구성 블록도.
도 4는 도 3에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 동작 상태도.
도 5는 본 발명에 따른 이중 채널 구조의 3단 서브레인징 아날로그-디지털 변환기를 설명하기 위한 구성 블록도.
도 6은 도 5에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 동작 상태도.
* 도면의 주요 부분에 대한 설명
51 : 샘플앤홀드 증폭기(SHA) 52 : 상위비트 A/D 변환부
53 : 제1저항열 54 : 중위비트 A/D 변환부
55 : 제1하위비트 A/D 변환부 56 : 제2저항열
57 : 제2하위비트 A/D 변환부

Claims (1)

  1. 제1 샘플링구간 동안 아날로그 신호를 샘플링하고, 제1 홀딩구간 동안 샘플링된 아날로그 신호를 유지시키는 샘플 앤 홀드 증폭기;
    상기 제1 샘플링구간 동안 기준전압을 샘플링하고, 상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받아 상위 N비트의 디지털 신호를 생성하며, 제1 제어신호를 출력하는 상위비트 아날로그-디지털 변환부;
    상기 제1 제어신호에 응답하여 제1 미세 기준전압을 발생하는 제1 저항열;
    상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제2 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제1 미세 기준 전압을 비교하여 중위 N+1 비트의 디지털 신호를 생성하며, 제2 제어신호를 출력하는 중위비트 아날로그-디지털 변환부;
    상기 제2 제어신호에 응답하여 제2 미세 기준전압을 발생하는 제2 저항열;
    상기 제1 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제2 홀딩구간 및 제3 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제2 미세 기준전압을 비교하여 제1 하위 N+1 비트의 디지털 신호를 생성하는 제1 하위비트 아날로그-디지털 변환부;
    상기 제2 홀딩구간 동안 상기 샘플 앤 홀드 증폭기로부터 상기 샘플링된 아날로그 신호를 입력받고, 제3 홀딩구간 및 제4 샘플링구간 동안 상기 샘플링된 아날로그 신호와 상기 제2 미세 기준전압을 비교하여 제2 하위 N+1 비트의 디지털 신호를 생성하는 제2 하위비트 아날로그-디지털 변환부; 및
    상기 상위 N 비트와, 상기 중위 N+1 비트와, 상기 제1 및 제2 하위 N+1 비트 중 어느 하나의 하위 N+1 비트의 디지털 신호를 이용하여 3N 비트의 디지털 신호를 출력하는 디지털 교정부;
    를 포함하는 아날로그-디지털 변환기.
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