JPH03117913A - クロック形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はクロック形成回路、特にデューティが一定でな
いパルス幅のクロックを入力し、パルス幅が一定となる
クロックに変換するクロック形成回路に関する。

［従来の技術］ 従来から、クロック信号のパルス幅か一定でない場合や
、所定のパルス幅に変換したい場合などには、例えば、
デユーティ５ｏｚとなる一定のパルス幅に維持すること
が行なわれる。すなわち、入力したクロックを２分の１
分周することにより。

あるいはクロック幅調整回路を各装置毎に設はパルス幅
を調整することにより、パルス幅か一定なりロックを形
成している。

［解決すべき課題］ しかしながら、上述のクロック形成回路ては、次のよう
な問題かある。すなわち、入力クロックを２分の１分周
する方法では、装置の動作速度か２分の１になってしま
い、高速性を維持したい場合には不都合となり、またク
ロック幅３Ｊ整回路を用いる方法では、クロック入力の
条件が異なる毎にクロック幅の調整が必要であり、調整
制御か煩雑となる。

本発明は上記問題点にかんがみてなされたものて装置の
動作速度を変えることなく、クロックの入力条件か変化
してもクロック幅の調整が容易に行なえるクロック形成
回路を得ることを［Ｊ的とする。

［課題の解決手段］ 上記［１的を達成するために、第１請求項に係るクロッ
ク形成回路は、入力されたクロックな口■変遅延量にて
遅延させるクロック遅延手段と、このクロック遅延手段
の入力と出力の論理和をとるＯＲゲートと、このＯＲゲ
ートの出力の論理否定をとるＮＯＴゲートと、上記ＯＲ
ゲートの出力パルス幅を測定する第一のパルス幅測定手
段と、上記ＮＯＴゲートの出力パルス幅を測定する第二
のパルス幅測定手段と、１−記第一のパルス幅測定手段
の出力と第二のパルス幅測定手段の出力の大きさを比較
する比較手段と、この比較手段の出力を累計して上記ク
ロック遅延手段への遅延量制御信号を形成し、この遅延
量制御信号により上記ＯＲゲートから出力されるクロッ
クを所定のデユーティのクロ・ンクに変換する遅延量保
持手段とを有する構成としである。

また、第２請求項に係るクロック形成回路は、上記クロ
ック遅延手段にデューティが２５〜５ｏｚとなるクロッ
ク信号を入力し、上記ＯＲゲートからデューティが５ｏ
ｚとなるクロック信号を出力するように上記遅延量保持
手段により制御する構成としである。

［作用］ 上記構成によれば、入力クロック信号と遅延された入力
クロック信号との論理和かＯＲゲートによりとられ、こ
のＯＲゲート出力の正の部分と負の部分のパルス幅か比
較されることになり、この比較結果によって１−記入カ
フロックの遅延量が制御される。したかって、ＯＲゲー
トからはパルス幅が制御されたクロックを出力すること
になり、上記遅延量を制御することによって所定の・デ
ユーティのクロックか形成される。

例えば、デューティが２５〜５ｏｚの入力クロックから
デユーティ５ｏｚのクロックを形成てきる。

［実施例］ 以下１本発明の一実施例について図面を参照しながら詳
細に説明する。

第１図には、実施例に係るクロック形成回路の構成フロ
ックか示されており、図示されるように、入力クロック
ｌＯを可変１！延量にて遅延するクロック遅延手段ｌに
は、クロック遅延手段ｌの入力と出力を入力するＯＲゲ
ート２か接続される。また、このＯＲゲート２にはＯＲ
ゲート２の出力パルス幅を測定するために設けられ、積
分回路からなる第一のパルス幅測定手段３か接続される
と共に、ＮＯＴゲート４およびこのＮＯＴゲート４の出
力パルス幅を゛測定するために設けられ、積分回路から
なる第二のパルス幅測定手段５か接続されており、同時
にＯＲゲート２の出力はりロック形成回路の出力クロッ
ク３０となる。

上記第一のパルス幅測定手段３および第二のパルス幅測
定手段５には、これから出力されたパルス幅測定値を比
較する比較手段６が接続され、この比較手段６には、積
分回路を有し最終的に出力されるクロックのデユーティ
（パルス幅）を決定する遅延量制御信号８０を上記クロ
ック遅延手段１に出力する遅延量保持手段７か接続され
る。

実施例は以上の構成からなり、以下にその作用を説明す
る。

実施例では、デューティが２５〜５ｏｚの入力クロック
１０がクロック遅延手段ｌに供給されており、このクロ
ック遅延手段ｌにより所定量遅延されて遅延クロック２
０か作られる。この１ｌｌｉ！延クロツク２０は、ＯＲ
ゲート２によって入力クロック１０と論理和がとられて
出力クロック３０となり、この出力クロック３０はＮＯ
ＴＯＲゲート２って論理和否定かとられて反転クロック
４０となる。

そして、第一のパルス幅測定手段３からは出力クロック
３０の正の部分のパルス幅に応じたパルス幅信号５０が
、第二のパルス幅測定手段５からは反転クロック４０の
正の部分のパルス幅に応したパルス幅信号６０か出力さ
れる。このパルス幅信号５０および６０は、比較手段６
によってその大小が比較され、この比較結果７０は遅延
量保持手段７に入力される。

この遅延量保持手段７は、上記比較結果７０を累計し、
上記パルス幅信号５０と６０の大きさの差を縮めて等し
くなるような遅延量制御信号８０をクロック遅延手段１
に出力する。そうすると、クロック遅延手段１では、遅
延量制御信号８０により入力クロックの遅延量を調整す
ることになり、出力クロック３０の正の部分のパルス幅
と反転クロック４０の正の部分のパルス幅か等しくなる
ｉＭＬｔ量とすれば、出力クロック３０はデューティが
５ｏｚとなるクロックとなる。

このようにして、実施例ではデユーティ５０％となるク
ロックを形成することかできるが、本発明は、上記遅延
量保持手段７の制御により任意のデユーティのクロック
を形成することか可億である。

［発明の効果コ 以上説明したように、本発明によれば、入力クロック信
号とこれを遅延させたクロック信号との論理和をとり、
これにより生成されるクロックの正と負のパルス幅を測
定し、両者のパルス幅か所定の比となるように遅延クロ
ックの遅延量を制御するようにしたので、所定のデユー
ティのクロックを容易に形成することかてき、デューテ
ィが２５〜５ｏｚの入力クロックからデューティが５０
％のクロックも容易に得られる。

従って、装置の動作速度を低下させることもなく、入力
クロックの条件か異なっても所定デユーティのクロック
を容易に得ることかてきる。

また、入力クロック信号と遅延クロック信号の論理和を
行なうため、クロックの遅延量かクロック周期の４分１
以下でよく１回路の規模を少なくできる効果かある。

【図面の簡単な説明】

第１図は本発明の実施例に係るクロック形成回路の構成
を示すフロック図である。 ｌ：クロック遅延手段　２：ＯＲゲート３：第一のパル
ス幅測定手段 ４・ＮＯＴＯ−ト ５：第二のパルス幅測定手段

Claims (2)

【特許請求の範囲】
1. （１）入力されたクロックを可変遅延量にて遅延させる
   クロック遅延手段と、 このクロック遅延手段の入力と出力の論理和をとるＯＲ
   ゲートと、 このＯＲゲートの出力の論理否定をとるＮＯＴゲートと
   、 上記ＯＲゲートの出力パルス幅を測定する第一のパルス
   幅測定手段と、 上記ＮＯＴゲートの出力パルス幅を測定する第二のパル
   ス幅測定手段と、 上記第一のパルス幅測定手段の出力と第二のパルス幅測
   定手段の出力の大きさを比較する比較手段と、 この比較手段の出力を累計して上記クロック遅延手段へ
   の遅延量制御信号を形成し、この遅延量制御信号により
   上記ＯＲゲートから出力されるクロックを所定のデュー
   ティのクロックに変換する遅延量保持手段とを 具備したことを特徴とするクロック形成回路。
2. （２）上記クロック遅延手段にデューティが２５〜５０
   ％となるクロック信号を入力し、上記ＯＲゲートからデ
   ューティが５０％となるクロック信号を出力するように
   上記遅延量保持手段により制御することを特徴とする請
   求項１記載のクロック形成回路。