JPH0214699A - ダイヤルパルスの歪修正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 交換装置へのダイヤルパルスを通信回線を通して伝送し
た時化じる歪を修正するためのダイヤルパルス歪修正装
置に関し、 無調整で高精度の歪修正を可能にし、ＩＣ化、ＬＳＩ化
を容易にできることを目的とし、入力ダイヤルパルスを
一定時間遅延するシフトレジスタと、ダイヤルパルスを
通過させるゲート手段と、前記シフトレジスタからの出
力信号と前記ゲート手段からの出力信号を入力とし、こ
の両出力信号の条件により前記ゲート手段を、その出力
が一定時間保持されるよう制御するゲート手段とを備え
てなるものである。

（産業上の利用分野〕 本発明は、ダイヤルパルスの歪修正装置に関し、特に交
換装置へのダイヤルパルスを通信回線を通して伝送した
時に生じる歪を修正するためのダイヤルパルスの歪修正
装置に関する。

〔従来の技術〕

ダイヤルパルスは、第７図（ａ）に示すようにブレーク
パルスとメークパルスを有し、このブレ−少時間Ｔ、及
びメーク時間Ｔ２は許容最小値を表わしたものであり、
交換機を正常に動作させるには、Ｔ、、７２以上の時間
にしておくことが必要である。

しかるに、ダイヤルパルスを通信回線を中継して伝送し
た場合、線路の状態及びその他の要因で歪みが生じ、例
えば、ブレークとメータの時間幅が、第７図（ｂ）、（
Ｃ）のようになると、交換装置が誤動作してしまう。従
って、このようなダイヤルパルスの歪を修正する必要が
ある。

従来、このようなダイヤルパルスの歪を修正する回路と
しては、第８図に示すものが知られている。このダイヤ
ルパルスの歪修正回路は、入力端子ｌから入力されてき
たダイヤルパルスＤＰを単安定マルチバイブレークから
なる基準パルス発生回路２に加えることにより、基準の
パルスを生成し、この基準パルスと入力端子１からのダ
イヤルパルスＤＰをＡＮＤゲート３に加えて論理積を取
ることにより、ダイヤルパルスの歪を修正するようにし
ていた。

〔発明が解決しようとする課題〕

上述のような従来のダイヤルパルスの歪修正回路では、
基準パルス発生回路２に単安定マルチバイブレークを使
用した場合、その時定数をＣＲにより決めているため、
その調整が面倒で大ざっばとなり、精度の高い基準パル
スを生成できず、ダイヤルパルスの歪修正精度はあまり
期待できない。

また、基準パルス発生回路に代えてカウンタ等を利用す
ることが考えられるが、回路構成が複雑になるという問
題があった。

本発明は、上述のような問題点を解決したもので、ＩＣ
化、ＬＳＩ化が容易で、無調整で高精度の歪修正を可能
にしたダイヤルパルスの歪修正装置を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は、本発明のダイヤルパルス歪修正装置の原理図
である。

図において、シフトレジスタｌＯは、入力ダイヤルパル
スＤＰを一定時間遅延する。

ゲート手段１１は、ダイヤルパルスＤＰを通過させる。

ゲート制御手段１２は、前記シフトレジスタ１０からの
出力信号と前記ゲート手段１１の出力信号を入力とし、
この両出力信号の条件により前記ゲート手段ＩＩを、そ
の出力が一定時間を保持するよう制御する。

〔作　用〕

本発明においては、ゲート制御手段１２が、シフトレジ
スタ１０からの出力とゲート手段１１の出力側からフィ
ードバックされる出力信号との条件によりゲート手段１
１を制御するから、ゲート手段１１の入力条件に係わら
ず、ゲート手段１１の出力を一定に保持させる時間を得
ることができ、これに伴い、ダイヤルパルスの最小ブレ
ーク時間又は最小メータ時間をそれぞれ一定値に修正す
ることが可能になる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明のダイヤルパルス歪修正方式を適用し
た実施例の全体構成図を示し、入力ダイヤルパルスのブ
レーク時間及びメータ時間の歪修正を可能にしたもので
ある。

図において、２０は入力ダイヤルパルスＤＰブレークパ
ルスの修正部、３０はメークパルスの修正部であり、こ
れらは縦続接続されている。

ブレークパルス修正部２０は、入力端子ＩＮに入力され
る入力ダイヤルパルスＤＰを許容最小ブレーク時間Ｔ１
だけクロックパルスＣＬＫによりシフトして出力するシ
フトレジスタ２１と、第１及び第２ＮＡＮＤゲート２２
．２３とを有し、第１ＮＡＮＤゲート２２は第１図のゲ
ート制御手段１２に相当するもので、シフトレジスタ２
１の出力信号ａと第２ＮＡＮＤゲート２３の出力信号Ｃ
とを２人力とし、この両出力信号のＮＡＮＤ条件によっ
て動作する。

また、第２ＮＡＮＤゲート２３は、第１図のゲート手段
１１に相当するもので、第１　ＮＡＮＤゲート２２の出
力信号すと入力ダイヤルパルスＤＰとを２人力し、その
両出力信号のＮＡＮＤ条件により動作する。

メータパルス修正部３０は、ブレークパルス修正部２０
の第２ＮＡＮＤゲート２３の出力信号Ｃを許容最小メー
タ時間Ｔ２だけクロックパルスＣＬＫによりシフトして
出力するシフトレジスタ３１と、第１及び第２ＮＡＮＤ
ゲー１−３２．３３を備え、第１ＮＡＮＤゲート３２は
、第１図のゲート制御手段−１２に相当するもので、シ
フトレジスタ３１の出力信号ｄと第２ＮＡＮＤゲート３
３の出力信号「とを２人力とし、これら出力信号のＮＡ
ＮＤ条件により動作する。

第２ＮＡＮＤゲート３３は、第１図のゲート手段１１に
相当するもので、第１　ＮＡＮＤゲート３２の出力信号
ｅとブレークパルス修正部２０の第２ＮＡＮＤゲート２
３の出力信号Ｃとを入力とし、これら両出力信号のＮＡ
ＮＤ条件により動作する。

次に、上記のように構成された本実施例の動作を第３図
乃至第５図のタイムチャートを参照して説明する。

第３図はブレーク時間が許容最小値Ｔ１以下になったと
きの歪修正のタイムチャートを示すものである。

第２図において、入力端子ＩＮに第３図（Ａ）に示すよ
うなブレーク時間が許容最小ブレーク時間Ｔ、以下とな
る歪を受けたダイヤルパルスＤＰが印加されると、シフ
トレジスタ２１は、ダイヤルパルスＤＰを許容最小ブレ
ーク時間Ｔ、に相当する分シフトして、第３図（Ｂ）に
示す出力信号ａを出力する。そして、この出力信号ａと
第２ＮＡＮＤゲート２３の出力信号Ｃとの条件によって
動作する第１ＮＡＮＤゲート２２は、第３図（Ｃ）に示
す出力信号すを送出する。これに伴い第１ＮＡＮＤゲー
ト２２が、入力ブレークパルスの立下がりからＴＩの時
だけ第２ＮＡＮＤゲート２３を、これから出力されるブ
レークパルスを入力条件に拘わらず保持するように制御
するから、第２ＮＡＮＤゲート２３の出力には、ブレー
ク時間が許容最小ブレーク時間Ｔ１に修正された、第３
図（Ｇ）に示す出力信号ｆが表われる。

一方、第２ＮＡＮＤゲート２３の出力信号Ｃは、メーク
パルス修正部３０に印加されるが、メーク時間が許容最
小メータ時間Ｔ２より長いため、そのままのメーク率で
第２ＮＡＮＤゲート３３を通過して出力端子ＯＵＴに第
３図（Ｇ）に示すように出力される。これは、シフトレ
ジスタ３１の出力信号ｄが第３図（Ｅ）のような論理波
形となり、また、第１ＮＡＮＤゲート３２の出力信号ｅ
は第３図（Ｆ）のような論理波形となるからである。

第４図は、メーク時間が許容最小時間Ｔ２以下になった
ときの歪修正のタイムチャートを示す。

第４図（Ａ）に示すようにメータ時間が許容最小メータ
時間以下となる歪を受けたダイヤルパルスＤＰが入力端
子ＩＮに印加されると、ブレーク時間が許容最小ブレー
ク時間Ｔ１より長いため、ブレークパルスはブレークパ
ルス修正部２０をそのまま通過する。これは、シフトレ
ジスタ２１の出力信号ａの論理波形が第４図（Ｂ）に示
すようになり、また、第１　ＮＡＮＤゲート２２の出力
信号すの論理波形が第４図（Ｃ）に示すようになるから
である。

一方、メークパルス修正部３０では、シフトレジスタ３
１が第２ＮＡＮＤゲート２３からの出力信号Ｃ（第４図
り参照）を許容最小メータ時間Ｔ２だけシフトさせ、第
４図（Ｅ）に示す出力信号ｄを出力する。そして、シフ
トレジスタ３１の出力信号ｄと第２ＮＡＮＤゲート３３
の出力信号ｆの条件によって動作する第１　ＮＡＮＤゲ
ート３２が、第５図（Ｆ）に示す出力信号ｅを出力し、
これによって入力メータパルスの立上がりからＴ２の時
間だけ第２ＮＡＮＤゲート３３を、これから出力される
メークパルスを入力条件に拘わらず保持するように制御
するから、第２ＮＡＮＤゲート３３の出力には、メータ
時間が許容最小メーク時間Ｔ２に修正された第５図（Ｇ
）に示す出力信号ｆが表われる。

第５図は、ブレーク時間、メーク時間共許容最小時間Ｔ
＋　、Ｔｚ以上の場合のタイムチャートを示す。

この場合、ブレーク時間及びメータ時間が許容最小値以
上であるダイヤルパルスが入力端子ＩＮに印加されると
、ブレークパルス修正部２０及びメータパルス修正部３
０の各部の波形は第５図の（Ａ）〜（Ｇ）のようになり
、このため、ダイヤルパルスはブレークパルス修正部２
０、メータパルス修正部３０共そのままのメーク率で通
過し修正を受けることがない。

従って、上述のような本実施例にあっては、ダイヤルパ
ルスの最小ブレーク時間、最小メータ時間を一定値に修
正することができる。また、シフトレジスタ２１．３１
のクロック周波数と精度を適正に選ぶことにより、高精
度のパルス歪修正が無調整で可能になるほか、歪修正は
全てデジタル処理で行なわれるから、歪修正の精度が向
上できることは勿論のこと、ＩＣ化、ＬＳＩ化が容易に
なる。

第６図は、本発明の他の実施例を示す構成図である。

図において、前記第２図と異なる点は、ブレークパルス
修正部２０及びメータパルス修正部３０のゲート制御手
段及びゲート手段に相当する各ＮＡＮＤゲートをＡＮＤ
ゲート２４．３４及びＤフリップフロップ２５．３５に
変更したところにある。

従って、ブレークパルス修正部２０においては、シフト
レジスタ２１の出力信号とＤ−フリ、ンプフロップ２５
のｄ出力を２人力とするＡＮＤゲート２４の出力信号は
、Ｄ−フリップフロップ２５のリセット端子Ｒに供給さ
れ、Ｄ−フリップフロップ２５のデータ端子りにはダイ
ヤルパルスが、クロック端子ＣにはクロックパルスＣＬ
ＫＩがそれぞれ加えられるようになっている。

また、メータパルス修正部３０においては、シフトレジ
スタ３１の出力信号とＤ−フリップフロップ３５のｄ出
力を２人力とするＡＮＤゲート３４の出力信号は、Ｄ−
フリップフロップ３５のリセット端子Ｒに供給され、Ｄ
−フリップフロップ３５のデータ端子りにはダイヤルパ
ルスが、クロック端子ＣにはクロックパルスＣＬＫＩが
それぞれ加えられるようになっている。

この実施例においても前記第２図の実施例と同様の効果
が得られる。

なお、上記の実施例では、ブレークパルス用とメークパ
ルス用の修正部を縦続接続した場合について述べたが、
単独のものでもパルス歪の修正用と機能することは勿論
である。

〔発明の効果〕

以上のように、本発明によれば、人力ダイヤルパルスを
一定時間遅延するシフトレジスタと、ゲート手段及びゲ
ート制御手段を組み合わせて最小ブレーク時間及び最小
メーク時間をそれぞれ一定値に修正するようにしたので
、無調整で高精度の歪修正が可能になると共に、ＩＣ化
、ＬＳＩ化を容易にできる効果がある。

【図面の簡単な説明】

第１図は本発明のダイヤルパルス歪修正装置の原理図、 第２図は本発明のダイヤルパルス歪修正方式を適用した
一実施例の全体構成図、 第３図乃至第５図は本実施例における回路動作を説明す
るための各部の波形を示すタイムチャート、第６図は本
発明の他の実施例を示す全体構成図、第７図はダイヤル
パルスの説明図、 第８図は従来のダイヤルパルス歪修正回路の構成図であ
る。 図において、 １０はシフトレジスタ、 １１はゲート手段、 １２はゲート制御手段、 ２０はブレークパルス修正部、 ２１．３１はシフトレジスタ、 ２２．２３，３２．３３はＮＡＮＤゲー１〜．２４．３
４はＡＮＤゲート、 ２５゜ ３５はＤ フリップフロップである。 オ（４８８月ｃｐ、Ａンヂ里し］ 第１図 Ａアｔ！倒３旙へ口 第２図

Claims (1)

1. 【特許請求の範囲】 入力ダイヤルパルスを一定時間遅延するシフトレジスタ
   （１０）と、 ダイヤルパルスを通過させるゲート手段（１１）と、 前記シフトレジスタ（１０）からの出力信号と前記ゲー
   ト手段（１１）からの出力信号を入力とし、この両出力
   信号の条件により前記ゲート手段（１１）を、その出力
   が一定時間保持されるよう制御するゲート制御手段（１
   ２）とを備えてなるダイヤルパルスの歪修正装置。