JP2662987B2 - 波形生成回路 - Google Patents
波形生成回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばメモリのようなICを試験するIC試験
装置に用いることができる波形生成回路に関する。
装置に用いることができる波形生成回路に関する。
「従来の技術」 第３図に従来の波形生成回路を示す。入力端子１には
第４図Ａに示すように論理「１」か「０」を持つパター
ン信号PAが与えられる。このパターン信号PAは排他的論
理和回路2A,2B,2Cの各一方の入力端子に与えられる。
第４図Ａに示すように論理「１」か「０」を持つパター
ン信号PAが与えられる。このパターン信号PAは排他的論
理和回路2A,2B,2Cの各一方の入力端子に与えられる。
排他的論理和回路2A〜2Cの他方の入力端子にはパター
ン信号PAを反転させるか否かを制御する制御信号INA,IN
B,INCを与える。つまりこれら制御信号INA,INB,INCにＨ
論理を与えるとパターン信号PAは論理が反転されて排他
的論理和回路2A,2B,2Cから出力される。
ン信号PAを反転させるか否かを制御する制御信号INA,IN
B,INCを与える。つまりこれら制御信号INA,INB,INCにＨ
論理を与えるとパターン信号PAは論理が反転されて排他
的論理和回路2A,2B,2Cから出力される。
排他的論理和回路2A,2B,2Cはそれぞれ非反転出力端子
と、反転出力端子とを有し、非反転出力端子の出力はア
ンドゲート群３の各アンドゲートの一方の入力端子に与
えられ、反転出力端子の出力はアンドゲート群４の各ア
ンドゲートの一方の入力端子に与えられる。
と、反転出力端子とを有し、非反転出力端子の出力はア
ンドゲート群３の各アンドゲートの一方の入力端子に与
えられ、反転出力端子の出力はアンドゲート群４の各ア
ンドゲートの一方の入力端子に与えられる。
アンドゲート群３及び４の各他方の入力端子には制御
信号AS,BS,CS及びAR,BR,CRを与える。アンドゲート群３
の各アンドゲートの出力は更にアンドゲート群５の各ア
ンドゲートの一方の入力端子に与えられ、他方のアンド
ゲート群４のアンドゲートの出力はアンドゲート群６の
アンドゲートの一方の入力端子に与える。
信号AS,BS,CS及びAR,BR,CRを与える。アンドゲート群３
の各アンドゲートの出力は更にアンドゲート群５の各ア
ンドゲートの一方の入力端子に与えられ、他方のアンド
ゲート群４のアンドゲートの出力はアンドゲート群６の
アンドゲートの一方の入力端子に与える。
アンドゲート群５及び６の各アンドゲートには第４図
B,C,Dに示すクロックCLA,CLB,CLCを与える。
B,C,Dに示すクロックCLA,CLB,CLCを与える。
アンドゲート群５及び６の各アンドゲートの出力はス
キュー調整用可変遅延素子７及び８を通じて論理和回路
９及び10に入力され、論理和がとられてフリップフロッ
プ11のセット端子Ｓとリセット端子Ｒに与えられる。
キュー調整用可変遅延素子７及び８を通じて論理和回路
９及び10に入力され、論理和がとられてフリップフロッ
プ11のセット端子Ｓとリセット端子Ｒに与えられる。
従ってアンドゲート群５と６のアンドゲート5Bと6Cが
開の状態にあるときはクロックCLBとCLCがフリップフロ
ップ11のセット端子Ｓ及びリセット端子Ｒに与えられ、
第４図Ｅに示すパルスPEが生成され、このパルスPEがド
ライバ12を通じて被試験IC13の一つの端子に与えられ
る。
開の状態にあるときはクロックCLBとCLCがフリップフロ
ップ11のセット端子Ｓ及びリセット端子Ｒに与えられ、
第４図Ｅに示すパルスPEが生成され、このパルスPEがド
ライバ12を通じて被試験IC13の一つの端子に与えられ
る。
ここで第５図に示すように各制御信号の論理を設定す
るとドライバ12から同図Ｅに示すような波形を持つ信号
が出力される。
るとドライバ12から同図Ｅに示すような波形を持つ信号
が出力される。
このように制御信号の設定によって各種の波形を持つ
信号を生成することができ、例えば被試験IC13の種類に
応じて生成波形を選択することができる構造となってい
る。。
信号を生成することができ、例えば被試験IC13の種類に
応じて生成波形を選択することができる構造となってい
る。。
上述した波形生成回路は被試験IC13の一つの端子に対
応して設けられ、このような構成の波形生成回路が少な
くとも被試験IC13の端子の数だけ設けられる。
応して設けられ、このような構成の波形生成回路が少な
くとも被試験IC13の端子の数だけ設けられる。
「発明が解決しようとする課題」 従来の波形生成回路はパターン信号APの周期内におい
てクロックCLA,CLB,CLCを複数与えても出力信号PEを複
数生成することができない欠点がある。つまり最大は第
５図Ｅに示した波形が最大変化点を与える信号である。
てクロックCLA,CLB,CLCを複数与えても出力信号PEを複
数生成することができない欠点がある。つまり最大は第
５図Ｅに示した波形が最大変化点を与える信号である。
従って１テスト周期内に被試験IC13の状態を任意の周
期にわたって変化させることができない欠点がある。
期にわたって変化させることができない欠点がある。
「課題を解決するための手段」 この発明ではパターン信号が一方の入力端子に与えら
れ、他方の入力端子にパターン信号の論理を反転するか
否かを制御する制御信号が与えられた複数の排他的論理
和回路と、 この排他的論理和回路から出力されるパターン信号の
論理に応じて開閉制御され、クロックの通過を制御する
ゲート群と、 このゲート群から出力されるクロックに時間差を与え
て通過させる一体の可変遅延素子と、 この可変遅延素子の出力によってセット、リセット制
御されるフリップフロップと、 排他的論理和回路に同一のパターン信号を与える状態
と、別々のパターン信号を与える状態に切替るマルチプ
レクサと、 によって波形生成回路を構成したものである。
れ、他方の入力端子にパターン信号の論理を反転するか
否かを制御する制御信号が与えられた複数の排他的論理
和回路と、 この排他的論理和回路から出力されるパターン信号の
論理に応じて開閉制御され、クロックの通過を制御する
ゲート群と、 このゲート群から出力されるクロックに時間差を与え
て通過させる一体の可変遅延素子と、 この可変遅延素子の出力によってセット、リセット制
御されるフリップフロップと、 排他的論理和回路に同一のパターン信号を与える状態
と、別々のパターン信号を与える状態に切替るマルチプ
レクサと、 によって波形生成回路を構成したものである。
「作 用」 この発明の構成によれば排他的論理和回路の前段側に
マルチプレクサを設け、このマルチプレクサによって排
他的論理和回路に入力するパターン信号を同一のパター
ン信号としたり、別々のパターン信号にしたり切替るこ
とができる。
マルチプレクサを設け、このマルチプレクサによって排
他的論理和回路に入力するパターン信号を同一のパター
ン信号としたり、別々のパターン信号にしたり切替るこ
とができる。
この発明によれば排他的論理和回路の全てに別々のパ
ターン信号を与えた状態で全てのパターン信号を０論理
に設定すると出力側にパルスは生成されない。
ターン信号を与えた状態で全てのパターン信号を０論理
に設定すると出力側にパルスは生成されない。
また一つのパターン信号だけ１論理にすると、パター
ンの周期内に１個のパルスが出力される。
ンの周期内に１個のパルスが出力される。
二つのパターン信号を１論理に設定するとパターンの
周期内に２個のパルスが出力される。
周期内に２個のパルスが出力される。
三つのパターン信号の全てを１論理に設定するとパタ
ーン信号の周期内に３個のパルスを出力することができ
る。
ーン信号の周期内に３個のパルスを出力することができ
る。
このようにこの発明によればパターン信号の設定に応
じてパターン信号の数の範囲で任意の数のパルスを生成
させることができ、被試験ICの状態を１テストサイクル
内において任意の回数で進めることができる。
じてパターン信号の数の範囲で任意の数のパルスを生成
させることができ、被試験ICの状態を１テストサイクル
内において任意の回数で進めることができる。
「実施例」 第１図にこの発明の一実施例を示す。この発明では排
他的論理和回路2B,2Cの入力側にマルチプレクサ14A,14B
を設け、このマルチプレクサ14A,14Bの切替に応じて排
他的論理和回路2A,2B,2Cに共通のパターン信号PAを与え
る状態と、別々のパターン信号PA,PB,PCを与える状態に
切替ることができるように構成する。
他的論理和回路2B,2Cの入力側にマルチプレクサ14A,14B
を設け、このマルチプレクサ14A,14Bの切替に応じて排
他的論理和回路2A,2B,2Cに共通のパターン信号PAを与え
る状態と、別々のパターン信号PA,PB,PCを与える状態に
切替ることができるように構成する。
つまり入力端子1Aの他に二つの入力端子1B,1Cを設
け、これら入力端子1A,1B,1Cにパターン信号PA,PB,PCを
入力する。
け、これら入力端子1A,1B,1Cにパターン信号PA,PB,PCを
入力する。
入力端子1Aに与えたパターン信号PAは排他的論理和回
路2Aの一方の入力端子に直接与えると共に、マルチプレ
クサ14Aと14Bの一方の入力端子Ａにも入力する。
路2Aの一方の入力端子に直接与えると共に、マルチプレ
クサ14Aと14Bの一方の入力端子Ａにも入力する。
マルチプレクサ14A,14Bの他方の入力端子Ｂには入力
端子1Bと1Cからパターン信号PBとPCを与える。
端子1Bと1Cからパターン信号PBとPCを与える。
マルチプレクサ14A,14Bの制御端子Ｓには制御信号CNT
を与える。この制御信号CNTが０論理のときマルチプレ
クサ14A,14Bは入力端子Ａが出力端子Ｑに接続される。
よってこの状態では排他的論理和回路2A,2B,2Cの全てに
パターン信号PAが与えられる。
を与える。この制御信号CNTが０論理のときマルチプレ
クサ14A,14Bは入力端子Ａが出力端子Ｑに接続される。
よってこの状態では排他的論理和回路2A,2B,2Cの全てに
パターン信号PAが与えられる。
一方マルチプレクサ14A,14Bの制御端子Ｓに１論理を
与えるとマルチプレクサ14A,14Bは入力端子Ｂを入力端
子Ｑに接続した状態に切替られる。この状態で排他的論
理和回路2A,2B,2Cは別々にパターン信号PA,PB,PCが与え
られた状態に切替られる。
与えるとマルチプレクサ14A,14Bは入力端子Ｂを入力端
子Ｑに接続した状態に切替られる。この状態で排他的論
理和回路2A,2B,2Cは別々にパターン信号PA,PB,PCが与え
られた状態に切替られる。
尚排他的論理和回路2A,2B,2Cの各反転出力端子に接続
した排他的論理和回路15A,15B,15Cは制御信号CNTが１論
理のときインバータとして動作し、アンドゲート群４の
各アンドゲートに与えるパターン信号をアンドゲート群
３に与えるパターン信号と同極性となるように制御する
ために設けられている。
した排他的論理和回路15A,15B,15Cは制御信号CNTが１論
理のときインバータとして動作し、アンドゲート群４の
各アンドゲートに与えるパターン信号をアンドゲート群
３に与えるパターン信号と同極性となるように制御する
ために設けられている。
またこの実施例では第２アンドゲート群５及び６の出
力側に直接論論理和回路９及び10を設け、この論理和回
路９及び10でそれぞれ三つのアンドゲートの論理和を得
て、スキュー調整用可変遅延素子７と８にその論理和の
出力を与えるように構成した場合を示す。ここで可変遅
延素子７と８の遅延時間に差を持たせる。つまり遅延素
子７の遅延時間をτ１、遅延素子８の遅延時間をτ２と
した場合τ２−τ１＝Ｔとなるようにτ２＞τ１の関係
に選定する。
力側に直接論論理和回路９及び10を設け、この論理和回
路９及び10でそれぞれ三つのアンドゲートの論理和を得
て、スキュー調整用可変遅延素子７と８にその論理和の
出力を与えるように構成した場合を示す。ここで可変遅
延素子７と８の遅延時間に差を持たせる。つまり遅延素
子７の遅延時間をτ１、遅延素子８の遅延時間をτ２と
した場合τ２−τ１＝Ｔとなるようにτ２＞τ１の関係
に選定する。
上述の構成において、制御信号CNTを０論理に設定す
ると各排他的論理和回路2A,2B,2Cに同一のパターン信号
PAが与えられ、従来と全く同じ動作を行なう。
ると各排他的論理和回路2A,2B,2Cに同一のパターン信号
PAが与えられ、従来と全く同じ動作を行なう。
これに対し制御信号CNTを１論理に設定すると、排他
的論理和回路2A,2B,2Cには別々のパターン信号PA,PB,PC
が与えられる。ここで制御信号をINA＝INB＝INC＝0,AS
＝BS＝CS＝1,AR＝BR＝CR＝１に設定すると、第２図Ａに
示す期間T1のようにパターン信号PAだけが１論理のと
き、クロックCLAだけがアンドゲート群５と６から出力
される。
的論理和回路2A,2B,2Cには別々のパターン信号PA,PB,PC
が与えられる。ここで制御信号をINA＝INB＝INC＝0,AS
＝BS＝CS＝1,AR＝BR＝CR＝１に設定すると、第２図Ａに
示す期間T1のようにパターン信号PAだけが１論理のと
き、クロックCLAだけがアンドゲート群５と６から出力
される。
アンドゲート群５から出力されたクロックCLAは可変
遅延素子７を通じてフリップフロップ11のセット端子Ｓ
に入力される。またアンドゲート群６から出力されるク
ロックCLAは可変遅延素子８を通じてフリップフロップ1
1のリセット端子Ｒに与えられる。
遅延素子７を通じてフリップフロップ11のセット端子Ｓ
に入力される。またアンドゲート群６から出力されるク
ロックCLAは可変遅延素子８を通じてフリップフロップ1
1のリセット端子Ｒに与えられる。
可変遅延素子７と８の遅延量には時間差Ｔを持たせて
いるからセット端子Ｓに与えられるクロックCLAに対し
てリセット端子Ｒに与えられるクロックCLA′は時間Ｔ
だけ遅れることになる。よってフリップフロップ11は第
２図Ｉに示すようにその時間差Ｔのパルス幅を持つパル
スを出力する。
いるからセット端子Ｓに与えられるクロックCLAに対し
てリセット端子Ｒに与えられるクロックCLA′は時間Ｔ
だけ遅れることになる。よってフリップフロップ11は第
２図Ｉに示すようにその時間差Ｔのパルス幅を持つパル
スを出力する。
第２図にT2で示す期間のようにパターン信号PBだけが
１論理のときはアンドゲート群５と６からクロックCLB
が出力される。このためフリップフロップ11はクロック
CLBの位相位置でパルス幅Ｔのパルスを出力する。
１論理のときはアンドゲート群５と６からクロックCLB
が出力される。このためフリップフロップ11はクロック
CLBの位相位置でパルス幅Ｔのパルスを出力する。
第２図にT3で示すようにパターン信号PAとPBが１論理
のときはアンドゲート群５と６からクロックCLAとCLBが
出力される。このためにフリップフロップ11はクロック
CLAとCLBの各タイミングにおいてパルス幅Ｔを持つ二つ
のパルスを出力する。
のときはアンドゲート群５と６からクロックCLAとCLBが
出力される。このためにフリップフロップ11はクロック
CLAとCLBの各タイミングにおいてパルス幅Ｔを持つ二つ
のパルスを出力する。
第２図に示すT4ではパターン信号PCが１論理となって
いるから、このときはクロックCLCだけがアンドゲート
群５と６から出力される。よってこのときはフリップフ
ロップ11はクロックCLCのタイミングでパルス幅Ｔのパ
ルスを出力する。
いるから、このときはクロックCLCだけがアンドゲート
群５と６から出力される。よってこのときはフリップフ
ロップ11はクロックCLCのタイミングでパルス幅Ｔのパ
ルスを出力する。
第２図に示すT5ではパターン信号PAとPCが１論理とな
っている。よってこの場合にはアンドゲート群５と６か
らクロックCLAとCLCが出力される。よってこの場合には
フリップフロップ11はクロックCLAとCLCのタイミングで
パルス幅がＴの２個のパルスを出力する。
っている。よってこの場合にはアンドゲート群５と６か
らクロックCLAとCLCが出力される。よってこの場合には
フリップフロップ11はクロックCLAとCLCのタイミングで
パルス幅がＴの２個のパルスを出力する。
更に第２図に示すT7ではパターン信号PA,PB,PCの全て
が１論理になっている。従ってこの場合には各クロック
CLA,CLB,CLCの各タイミングで三つのパルスを出力す
る。
が１論理になっている。従ってこの場合には各クロック
CLA,CLB,CLCの各タイミングで三つのパルスを出力す
る。
「発明の効果」 以上説明したようにこの発明によればパターン信号P
A,PB,PCの各論理値を適宜に設定することによってパタ
ーン信号の数を最大とする任意の数の矩形波を生成する
ことができる。よって１テストサイクル内に数サイクル
も動作するICを試験することができる。
A,PB,PCの各論理値を適宜に設定することによってパタ
ーン信号の数を最大とする任意の数の矩形波を生成する
ことができる。よって１テストサイクル内に数サイクル
も動作するICを試験することができる。
第１図はこの発明の一実施例を説明するための接続図、
第２図は第１図に示した実施例の動作を説明するための
波形図、第３図は従来の技術を説明するための接続図、
第４図及び第５図は従来の技術の動作を説明するための
波形図である。 2A,2B,2C:排他的論理和回路、3,4:第１アンドゲート
群、5,6:第２アンドゲート群、7,8:可変遅延素子、11:
フリップフロップ。
第２図は第１図に示した実施例の動作を説明するための
波形図、第３図は従来の技術を説明するための接続図、
第４図及び第５図は従来の技術の動作を説明するための
波形図である。 2A,2B,2C:排他的論理和回路、3,4:第１アンドゲート
群、5,6:第２アンドゲート群、7,8:可変遅延素子、11:
フリップフロップ。
Claims (1)
- 【請求項１】A. パターン信号が一方の入力端子に与え
られ、他方の入力端子にパターン信号の論理を反転する
か否かを制御する信号が与えられた複数の排他的論理和
回路と、 B. この排他的論理和回路から出力されるパターンの論
理に応じて開閉制御され、クロックの通過を制御するゲ
ート群と、 C. このゲート群から出力されるクロックに時間差を与
えて通過させる一対の可変遅延素子と、 D. 可変遅延素子の出力によってセット、リセット制御
されるフリップフロップと、 E. 上記排他的論理和回路に同一のパターン信号を与え
る状態と別々のパターン信号を与える状態に切替るマル
チプレクサと、 によって構成した波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172972A JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172972A JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222577A JPH0222577A (ja) | 1990-01-25 |
| JP2662987B2 true JP2662987B2 (ja) | 1997-10-15 |
Family
ID=15951774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172972A Expired - Lifetime JP2662987B2 (ja) | 1988-07-11 | 1988-07-11 | 波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662987B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993014412A1 (en) * | 1992-01-21 | 1993-07-22 | Advantest Corporation | Waveform shaping circuit for semiconductor testing device |
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| JP5003953B2 (ja) * | 2007-11-12 | 2012-08-22 | 横河電機株式会社 | 半導体試験装置 |
-
1988
- 1988-07-11 JP JP63172972A patent/JP2662987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222577A (ja) | 1990-01-25 |
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