JPH0496416A - デューティ比５０％補正回路 - Google Patents
デューティ比５０％補正回路Info
- Publication number
- JPH0496416A JPH0496416A JP21198790A JP21198790A JPH0496416A JP H0496416 A JPH0496416 A JP H0496416A JP 21198790 A JP21198790 A JP 21198790A JP 21198790 A JP21198790 A JP 21198790A JP H0496416 A JPH0496416 A JP H0496416A
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- JP
- Japan
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- signal
- duty ratio
- output
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Links
- 230000001934 delay Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract 2
- 239000000284 extract Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデユーティ比５０％補正回路に関する。
第５図は従来のデユーティ比５０％補正回路を示すブロ
ック図である。
ック図である。
第５図において、入力信号５１に接続したディレィライ
ン５３と、入力信号５１及びディレィライン出力信号５
７に接続した論理和（ＯＲ）ゲート５５と、ディレィラ
インコントロール信号５４に接続した可変抵抗器５２と
を有する構成となっていた。
ン５３と、入力信号５１及びディレィライン出力信号５
７に接続した論理和（ＯＲ）ゲート５５と、ディレィラ
インコントロール信号５４に接続した可変抵抗器５２と
を有する構成となっていた。
次に第６図も用いて、従来の回路動作を説明する。デユ
ーティ比５０％の入力信号５１をデイしイライン５３で
遅延した信号５７と、人力ｆ＝号５１の論理和をとった
信号５６において、可変抵抗器５２を調整することによ
りディレィライン５３の遅延量が変化し、信号５７の点
りの位置が前後する。可変抵抗器５２を信号５６のデユ
ーティ比が５０％になる点に調整することにより、入力
信号５１のデユーティ比で５０％に補正する動作となっ
ていた。
ーティ比５０％の入力信号５１をデイしイライン５３で
遅延した信号５７と、人力ｆ＝号５１の論理和をとった
信号５６において、可変抵抗器５２を調整することによ
りディレィライン５３の遅延量が変化し、信号５７の点
りの位置が前後する。可変抵抗器５２を信号５６のデユ
ーティ比が５０％になる点に調整することにより、入力
信号５１のデユーティ比で５０％に補正する動作となっ
ていた。
前述した従来のデユーティ比５０％補正回路は、ディレ
ィライン５３を使用する構成となっているので、入力信
号のデユーティ比変動、電源電圧変動、温度変動及び製
造バラ付きに応じて、ディレィライン５３のデイレイ量
を調整しなければならないという欠点がある。
ィライン５３を使用する構成となっているので、入力信
号のデユーティ比変動、電源電圧変動、温度変動及び製
造バラ付きに応じて、ディレィライン５３のデイレイ量
を調整しなければならないという欠点がある。
本発明の目的は、前記欠点を解決し、デイレイ量を調整
せずに済むようにしたデユーティ比５０％補正回路を提
供することにある。
せずに済むようにしたデユーティ比５０％補正回路を提
供することにある。
本発明のデユーティ比５０％補正回路の構成は、入力信
号に接続した２分周器と、この２分周器の出力に接続し
たディレィラインと、このディレィラインの出力及び前
記２分周器の出力信号に接続した排他的論理和ゲートと
、この排他的論理和ゲートの出力に接続したループフィ
ルタと、このループフィルタの出力及び基準電圧源が入
力に接続され出力が前記ディレィラインのコントロール
入力に接続されたオペアンプとを備え、前記排他的論理
和グーＩ〜の出力を出力端子とすることを特徴とする。
号に接続した２分周器と、この２分周器の出力に接続し
たディレィラインと、このディレィラインの出力及び前
記２分周器の出力信号に接続した排他的論理和ゲートと
、この排他的論理和ゲートの出力に接続したループフィ
ルタと、このループフィルタの出力及び基準電圧源が入
力に接続され出力が前記ディレィラインのコントロール
入力に接続されたオペアンプとを備え、前記排他的論理
和グーＩ〜の出力を出力端子とすることを特徴とする。
〔実施例〕
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例のデユーティ比５０％補正回
路を示すブロック図である。
路を示すブロック図である。
第１図において、本発明の一実施例のデユーティ比５０
％補正回路は、入力信号１に接続した２分周器２と、こ
の２分周器２の出力３に接続したデユーティライン４と
、このデユーティライン４の出力及び２分周器出力信号
３に接続した排他的論理和（Ｅ Ｘ ＯＲ）ゲート１０
と、この排他的論理和グーｌ〜１０の出力に接続したル
ープフィルタ９と、このループフィルタ９の出カフと電
源電圧の１／２（以後Ｖ Ｄ Ｄ ／ ２とする）に入
力を接続し、出力をディレィラインコントロール信号５
に接続したオペアン１６とを含み構成される。
％補正回路は、入力信号１に接続した２分周器２と、こ
の２分周器２の出力３に接続したデユーティライン４と
、このデユーティライン４の出力及び２分周器出力信号
３に接続した排他的論理和（Ｅ Ｘ ＯＲ）ゲート１０
と、この排他的論理和グーｌ〜１０の出力に接続したル
ープフィルタ９と、このループフィルタ９の出カフと電
源電圧の１／２（以後Ｖ Ｄ Ｄ ／ ２とする）に入
力を接続し、出力をディレィラインコントロール信号５
に接続したオペアン１６とを含み構成される。
第２図は第１図の本実施例におＣフる主要信号に関連す
る動作タイミングを示すタイミング図である。第２図に
おいて、入力信号１は２分周器２により２分周され、２
分周出力信号３となる。ディレィライン４は、この信号
３を遅延し、信号３に対して位相がＡだけ遅れた遅延信
号８を作る。
る動作タイミングを示すタイミング図である。第２図に
おいて、入力信号１は２分周器２により２分周され、２
分周出力信号３となる。ディレィライン４は、この信号
３を遅延し、信号３に対して位相がＡだけ遅れた遅延信
号８を作る。
排他的論理和ゲート１０は、信号３及び信号８から、出
力信号１１を出力する。ループフィルタ９は、出力信号
１１を積分し、出力信号１１のデユーティ比が５０％の
状態で、電位がＶＤＤ／２となるような積分信号７を出
力する。出力信号１１のデユーティ比が５０％からずれ
た場合、積分信号７がＶ Ｄ Ｄ 、／ ２に対して電
位差分持つ。ここで、オペアンプ６が積分信号７を電位
をＶＤＤ／２となるようにディレィラインコントロール
信号５を制御することにより、デイトイライン４の万延
量が、出力信号１１のデユーティ比を５０％とするよう
に制御する。
力信号１１を出力する。ループフィルタ９は、出力信号
１１を積分し、出力信号１１のデユーティ比が５０％の
状態で、電位がＶＤＤ／２となるような積分信号７を出
力する。出力信号１１のデユーティ比が５０％からずれ
た場合、積分信号７がＶ Ｄ Ｄ 、／ ２に対して電
位差分持つ。ここで、オペアンプ６が積分信号７を電位
をＶＤＤ／２となるようにディレィラインコントロール
信号５を制御することにより、デイトイライン４の万延
量が、出力信号１１のデユーティ比を５０％とするよう
に制御する。
次に、第３図に第１図のディレィライン４の一例を示し
、第４図のタイミング図を用いてその動作を説明する。
、第４図のタイミング図を用いてその動作を説明する。
第３図、第４図において、インバータＩ］の出力をイン
バータＩ２の入力に接続しインベータＩ２の出力を次段
のインバータの入力に接続する縦列接続を０段接続した
インバータ列■１〜Ｉｎと、インバータ１１の入力に接
続した入力信号３１とインバータＩｎの出力に接続した
出力信号３４と〜コントロール人力３２にゲートが接続
され、ソースがグランドに接続され、ドレインがインバ
ータ１１〜Ｔｎの各マイナス側電源に接続されたＮ型Ｍ
Ｏ３ＦＥＴ群ＮＯ〜Ｎｎと、ゲートをＮ型ＭＯ３ＦＥＴ
ＮＯのトレインに接続し、ソースが電源に接続され
、ドレインをインバータ１１〜Ｉｎの各プラス側電源に
接続したＰ型Ｍ ＯＳ ＋−” Ｅ Ｔ群ｐｏ〜Ｐｎよ
り構成される。
バータＩ２の入力に接続しインベータＩ２の出力を次段
のインバータの入力に接続する縦列接続を０段接続した
インバータ列■１〜Ｉｎと、インバータ１１の入力に接
続した入力信号３１とインバータＩｎの出力に接続した
出力信号３４と〜コントロール人力３２にゲートが接続
され、ソースがグランドに接続され、ドレインがインバ
ータ１１〜Ｔｎの各マイナス側電源に接続されたＮ型Ｍ
Ｏ３ＦＥＴ群ＮＯ〜Ｎｎと、ゲートをＮ型ＭＯ３ＦＥＴ
ＮＯのトレインに接続し、ソースが電源に接続され
、ドレインをインバータ１１〜Ｉｎの各プラス側電源に
接続したＰ型Ｍ ＯＳ ＋−” Ｅ Ｔ群ｐｏ〜Ｐｎよ
り構成される。
第４図の入力信号３１は、インバータ１１と１２の動作
遅延により入力信号３１からＢだけ遅延した信号３３と
なる。同様にしてｎ段のインバータの動作遅延により、
入力信号３１からＣだけ遅延した出力信号３４が出力さ
れる。
遅延により入力信号３１からＢだけ遅延した信号３３と
なる。同様にしてｎ段のインバータの動作遅延により、
入力信号３１からＣだけ遅延した出力信号３４が出力さ
れる。
ＭＯ３ＦＥＴ群ＰＯ，〜、Ｐｎ及びＮｏ、−Ｎｎが５コ
ントロ一ル信号３２のコントロール電圧に対応してイン
バータ群１１．〜．Ｉｎの電源電流を制御することによ
り、インバータｉＩ］〜、Ｉｎの動作遅延時間がコント
ロール信号３２により制御される。
ントロ一ル信号３２のコントロール電圧に対応してイン
バータ群１１．〜．Ｉｎの電源電流を制御することによ
り、インバータｉＩ］〜、Ｉｎの動作遅延時間がコント
ロール信号３２により制御される。
以上説明したように、本発明は、入力信号を２分周して
い倍する回路に位相比較器、ループフィルタ及びオペア
ンプを付加することにより、入力信号のデユーティ比変
動、電源電圧変動、温度変動及び製造バラ付きに対して
、無調整のデユーティ比５０％補正回路を提供できると
いう効果がある。
い倍する回路に位相比較器、ループフィルタ及びオペア
ンプを付加することにより、入力信号のデユーティ比変
動、電源電圧変動、温度変動及び製造バラ付きに対して
、無調整のデユーティ比５０％補正回路を提供できると
いう効果がある。
第１図は本発明の一実施例のデユーティ比５０％補正回
路を示す回路図、第２図は第１図に示した実施例の各部
における信号波形を示すタイミング図、第３図は第１図
に示したディレィラインの回路図、第４図は第３図に示
したディレィラインの各部における信号波形を示すタイ
ミング図、第５図は従来のデユーティ比５０％補正回路
例を示す回路図、第６図は第５図に示した従来例の各部
における信号波形を示すタイミング図である。 １．３１．５１・・・入力信号、２・・・２分周器、３
、・・２分周器出力信号、４，９．５３・・・ディレィ
ライン、５．３２．５４・・・ディレィラインコントロ
ール信号、６・・・オペアンプ、７・・・ループフィル
タ出力信号、８．３４．５７・・・ディレィライン出力
信号５１０・・・排他的論理和ゲート、１１．５６・・
・出力信号、Ｎ Ｏ〜Ｎ ｎ−Ｎ型ＭＯ３ＦＥＴ、ＰＯ
・・・Ｐｎ・・・Ｐ型ＭＯ３ＦＥＴ、Ｔｌ−Ｉｎ・・・
インバータ、５２・・・可変抵抗器、５５・・・論理和
ゲート。 Ｖ Ｄ Ｄ ／ ２・・・電源電圧の１／２電圧。
路を示す回路図、第２図は第１図に示した実施例の各部
における信号波形を示すタイミング図、第３図は第１図
に示したディレィラインの回路図、第４図は第３図に示
したディレィラインの各部における信号波形を示すタイ
ミング図、第５図は従来のデユーティ比５０％補正回路
例を示す回路図、第６図は第５図に示した従来例の各部
における信号波形を示すタイミング図である。 １．３１．５１・・・入力信号、２・・・２分周器、３
、・・２分周器出力信号、４，９．５３・・・ディレィ
ライン、５．３２．５４・・・ディレィラインコントロ
ール信号、６・・・オペアンプ、７・・・ループフィル
タ出力信号、８．３４．５７・・・ディレィライン出力
信号５１０・・・排他的論理和ゲート、１１．５６・・
・出力信号、Ｎ Ｏ〜Ｎ ｎ−Ｎ型ＭＯ３ＦＥＴ、ＰＯ
・・・Ｐｎ・・・Ｐ型ＭＯ３ＦＥＴ、Ｔｌ−Ｉｎ・・・
インバータ、５２・・・可変抵抗器、５５・・・論理和
ゲート。 Ｖ Ｄ Ｄ ／ ２・・・電源電圧の１／２電圧。
Claims (1)
- 入力信号に接続した２分周器と、前記２分周器の出力
に接続したディレィラインと、前記ディレィラインの出
力及び前記２分周器の出力信号に接続した排他的論理和
ゲートと、前記排他的論理和ゲートの出力に接続したル
ープフィルタと、前記ループフィルタの出力及び基準電
圧源が入力に接続され、出力が前記ディレィラインのコ
ントロール入力に接続されたオペアンプとを備え、前記
排他的論理和ゲートの出力を出力端子とすることを特徴
とするデューティ比５０％補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21198790A JPH0496416A (ja) | 1990-08-10 | 1990-08-10 | デューティ比５０％補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21198790A JPH0496416A (ja) | 1990-08-10 | 1990-08-10 | デューティ比５０％補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496416A true JPH0496416A (ja) | 1992-03-27 |
Family
ID=16615016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21198790A Pending JPH0496416A (ja) | 1990-08-10 | 1990-08-10 | デューティ比５０％補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496416A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2013255134A (ja) * | 2012-06-07 | 2013-12-19 | Fujitsu Ltd | デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法 |
| JP2014161086A (ja) * | 2008-11-25 | 2014-09-04 | Qualcomm Incorporated | 局部発振器信号のためのデューティサイクル調整 |
| JP2014212376A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219221A (ja) * | 1987-03-06 | 1988-09-12 | Mitsubishi Electric Corp | クロツク周波数逓倍回路 |
-
1990
- 1990-08-10 JP JP21198790A patent/JPH0496416A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219221A (ja) * | 1987-03-06 | 1988-09-12 | Mitsubishi Electric Corp | クロツク周波数逓倍回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014161086A (ja) * | 2008-11-25 | 2014-09-04 | Qualcomm Incorporated | 局部発振器信号のためのデューティサイクル調整 |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2013255134A (ja) * | 2012-06-07 | 2013-12-19 | Fujitsu Ltd | デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法 |
| JP2014212376A (ja) * | 2013-04-17 | 2014-11-13 | 日本電信電話株式会社 | 可変遅延装置及びその遅延量調整方法 |
| JP2017521904A (ja) * | 2014-05-28 | 2017-08-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 再構成可能な周波数ディバイダ |
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