JP2017521904A - 再構成可能な周波数ディバイダ - Google Patents
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Abstract
Description
Claims (20)
- 入力信号を受信するように構成された周波数ディバイダと、
前記周波数ディバイダによって生じさせられた分割された信号を受信するように構成された遅延回路と、
前記遅延回路によって生じさせられた遅延された信号に基づいて出力信号を生じさせるように構成された周波数逓倍器と、
を備え、
ここにおいて、前記遅延回路は前記出力信号を受信する、
再構成可能な周波数ディバイダ。 - 制御入力に基づいて前記出力信号の分割比を選択するように構成された制御回路、
をさらに備え、
前記分割比は前記周波数ディバイダと前記周波数逓倍器のうちの少なくとも1つによって定義される、
請求項1に記載のディバイダ。 - 前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、請求項2に記載のディバイダ。
- 前記周波数ディバイダは、3分周回路を備える、請求項1に記載のディバイダ。
- 前記周波数逓倍器は、2逓倍回路を備える、請求項1に記載のディバイダ。
- 前記周波数ディバイダの出力と前記遅延回路および周波数逓倍器の入力との間のバッファ回路を、
さらに備える、請求項1に記載のディバイダ。 - 前記バッファ回路は、
前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
をさらに備える、請求項6に記載のディバイダ。 - 前記複数の調整可能なキャパシタは、前記出力信号の前記周波数を調整する、請求項7に記載のディバイダ。
- 前記出力信号は、
Iコンポジット信号、および
Qコンポジット信号
を備える、直交信号を備える、
請求項1に記載のディバイダ。 - 前記周波数逓倍器の前記出力を受信するように構成された第2の遅延回路と、
前記第2の遅延回路によって生じさせられた第2の遅延された信号を受信し、
前記遅延回路への逓倍された信号を生じさせる
ように構成された第2の周波数逓倍器と、
前記遅延回路からの第3の遅延された信号を受信し、
第2の出力信号を生じさせる
ように構成された出力バッファ回路と
をさらに備える、請求項6に記載のディバイダ。 - 出力信号を生じさせる方法であって、
周波数ディバイダによって、入力信号を受信することと、
遅延回路によって、
前記周波数ディバイダによって生じさせられた分割された信号と、
前記出力信号と
を受信することと、
周波数逓倍器によって、前記遅延回路によって生じさせられた遅延された信号を受信することと、
前記周波数逓倍器によって、前記出力信号を生じさせることと、
を備える、
方法。 - 制御回路から制御信号を受信すること
さらに備え、
ここにおいて、前記制御回路は、制御入力に基づいて分割比を選択し、
前記分割比は、少なくとも、前記周波数ディバイダと前記周波数逓倍器のうちの1つによって定義される、
請求項11に記載の方法。 - 前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、請求項12に記載の方法。
- 前記周波数ディバイダは、3分周回路を備える、請求項12に記載の方法。
- 前記周波数逓倍器は、2逓倍回路を備える、請求項12に記載の方法。
- バッファ回路によって、前記分割された信号を受信することと、
前記バッファ回路によって、バッファされた信号を、
前記遅延回路の入力、および、
前記周波数逓倍器の入力
へ送ることと、
をさらに備える、請求項11に記載の方法。 - 前記バッファ回路は、
前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
をさらに備える、請求項16に記載の方法。 - 前記複数の調整可能なキャパシタによって、前記出力信号の前記周波数を調整すること
をさらに備える、請求項17に記載の方法。 - 前記出力信号は、
Iコンポジット信号、および
Qコンポジット信号
を備える、直交信号を備える、
請求項11に記載の方法。 - 第2の遅延回路によって、前記周波数逓倍器の前記出力を受信することと、
第2の周波数逓倍器によって、前記第2の遅延回路によって生じさせられた第2の遅延された信号を受信することと、
前記第2の周波数逓倍器によって、前記遅延回路への逓倍された信号を生じさせることと、
出力バッファ回路によって、前記遅延回路からの第3の遅延された信号を受信することと、
前記出力バッファ回路によって、第2の出力信号を生じさせることと、
をさらに備える、請求項16に記載の方法。
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---|---|---|---|---|
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US10749473B2 (en) * | 2017-12-20 | 2020-08-18 | Globalfoundries Inc. | Methods, apparatus, and system for a frequency doubler for a millimeter wave device |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0496416A (ja) * | 1990-08-10 | 1992-03-27 | Nec Ic Microcomput Syst Ltd | デューティ比50%補正回路 |
JPH04170219A (ja) * | 1990-11-02 | 1992-06-17 | Nec Ic Microcomput Syst Ltd | デューティ補正回路 |
JPH09172356A (ja) * | 1995-12-19 | 1997-06-30 | Fujitsu Ltd | 遅延回路及びデジタル位相ロック回路 |
JPH11355107A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 高周波数クロック発生用回路 |
JP2002217697A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Quantum Devices Ltd | クロック信号補正回路および半導体装置 |
JP2005244416A (ja) * | 2004-02-25 | 2005-09-08 | Oki Electric Ind Co Ltd | デューティ調整回路 |
JP2007243314A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 周波数可変シンセサイザおよび周波数可変発振器 |
WO2013082193A1 (en) * | 2011-11-28 | 2013-06-06 | Qualcomm Incorporated | Dividing a frequency by 1.5 to produce a quadrature signal |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3504598B2 (ja) | 2000-08-18 | 2004-03-08 | 富士通カンタムデバイス株式会社 | マイクロ波又はミリ波に対するバランス型周波数逓倍器 |
US6882229B1 (en) | 2003-07-23 | 2005-04-19 | Pericom Semiconductor Corp. | Divide-by-X.5 circuit with frequency doubler and differential oscillator |
US8121214B2 (en) * | 2006-08-29 | 2012-02-21 | Texas Instruments Incorporated | Local oscillator with non-harmonic ratio between oscillator and RF frequencies using XOR operation |
CN100574100C (zh) * | 2007-07-10 | 2009-12-23 | 南亚科技股份有限公司 | 延迟电路 |
US7869769B2 (en) | 2007-11-28 | 2011-01-11 | Motorola, Inc. | Method and apparatus for reconfigurable frequency generation |
CN101577541A (zh) * | 2008-05-09 | 2009-11-11 | 联发科技股份有限公司 | 分频器、分频方法及使用该分频器的锁相环路 |
US7825703B2 (en) | 2008-08-18 | 2010-11-02 | Qualcomm Incorporated | Divide-by-three quadrature frequency divider |
CN101908883B (zh) * | 2009-06-03 | 2012-02-08 | 中国科学院微电子研究所 | 可编程小数分频器 |
US8368434B2 (en) * | 2010-02-17 | 2013-02-05 | Qualcomm Incorporated | Differential quadrature divide-by-three circuit with dual feedback path |
US8441291B2 (en) * | 2011-09-23 | 2013-05-14 | Silicon Laboratories Inc. | PLL using interpolative divider as digitally controlled oscillator |
-
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0496416A (ja) * | 1990-08-10 | 1992-03-27 | Nec Ic Microcomput Syst Ltd | デューティ比50%補正回路 |
JPH04170219A (ja) * | 1990-11-02 | 1992-06-17 | Nec Ic Microcomput Syst Ltd | デューティ補正回路 |
JPH09172356A (ja) * | 1995-12-19 | 1997-06-30 | Fujitsu Ltd | 遅延回路及びデジタル位相ロック回路 |
JPH11355107A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 高周波数クロック発生用回路 |
JP2002217697A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Quantum Devices Ltd | クロック信号補正回路および半導体装置 |
JP2005244416A (ja) * | 2004-02-25 | 2005-09-08 | Oki Electric Ind Co Ltd | デューティ調整回路 |
JP2007243314A (ja) * | 2006-03-06 | 2007-09-20 | Nippon Telegr & Teleph Corp <Ntt> | 周波数可変シンセサイザおよび周波数可変発振器 |
WO2013082193A1 (en) * | 2011-11-28 | 2013-06-06 | Qualcomm Incorporated | Dividing a frequency by 1.5 to produce a quadrature signal |
Non-Patent Citations (1)
Title |
---|
R. MAGOON AND A. MOLNAR: "RF Local Oscillator Path for GSM Direct Conversion Transceiver with True 50% Duty Cycle Divide by Th", 2002 IEEE RADIO FREQUENCY INTEGRATED CIRCUITS (RFIC) SYMPOSIUM, JPN6019009804, 4 June 2002 (2002-06-04), pages 23 - 26, XP002277201, ISSN: 0004147790, DOI: 10.1109/RFIC.2002.1011502 * |
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