JP2017521904A5 - - Google Patents

Description

[0079] 先の説明は、当業者が、本明細書に説明された様々な態様を実施することを可能にするために提供される。これらの態様への様々な修正は、当業者にとって容易に明らかとなり、本明細書において定義された包括的な原理は、他の態様に適用され得る。このことから、特許請求の範囲は、本明細書に示された態様に限定されるように意図されておらず、特許請求の範囲の文言と一致する全範囲を付与されるべきであり、ここにおいて、単数形での要素への言及は、そのように明確に述べられない限りは「１つおよび１つのみ」を意味するように意図されておらず、むしろ「１つまたは複数」を意味するように意図されている。「例示的（exemplary）」という単語は、本明細書において、「例、事例、または実例としての役割を果たすこと」を意味するように使用される。「例示的」なものとして本明細書に説明された何れの態様も、必ずしも、他の態様よりも好ましいまたは有利であると解釈されるべきではない。そうではないと明確に述べられていない限り、「いくつかの」という用語は、１つまたは複数を指す。「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａ、Ｂ、および／またはＣの如何なる組み合わせも含み、複数のＡ、複数のＢ、または複数のＣを含み得る。特に、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」、および「Ａ、Ｂ、Ｃ、またはそれらの任意の組み合わせ」のような組み合わせは、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、あるいは、ＡおよびＢおよびＣ、であり得、ここで、何れのこのような組み合わせも、Ａ、Ｂ、またはＣの１つのメンバまたは複数のメンバを包含し得る（contain）。当業者に知られている、あるいは後に知られることになる本開示全体にわたって説明された様々な態様の要素に対する全ての構造的および機能的な同等物は、参照によって本明細書に明示的に組み込まれ、特許請求の範囲により包含されるように意図される。さらに、本明細書に開示されたものは、何れも、このような開示が特許請求の範囲において明確に記載されているかどうかに関わらず、公衆に捧げられるようには意図されていない。要素が「〜のための手段」という表現を使用して明確に記載されていない限り、何れの特許請求の範囲の要素も、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
入力信号を受信するように構成された周波数ディバイダと、
前記周波数ディバイダによって生じさせられた分割された信号を受信するように構成された遅延回路と、
前記遅延回路によって生じさせられた遅延された信号に基づいて出力信号を生じさせるように構成された周波数逓倍器と、
を備え、
ここにおいて、前記遅延回路は前記出力信号を受信する、
再構成可能な周波数ディバイダ。
［Ｃ２］
制御入力に基づいて前記出力信号の分割比を選択するように構成された制御回路、
をさらに備え、
前記分割比は前記周波数ディバイダと前記周波数逓倍器のうちの少なくとも１つによって定義される、
Ｃ１に記載のディバイダ。
［Ｃ３］
前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、Ｃ２に記載のディバイダ。
［Ｃ４］
前記周波数ディバイダは、３分周回路を備える、Ｃ１に記載のディバイダ。
［Ｃ５］
前記周波数逓倍器は、２逓倍回路を備える、Ｃ１に記載のディバイダ。
［Ｃ６］
前記周波数ディバイダの出力と前記遅延回路および周波数逓倍器の入力との間のバッファ回路を、
さらに備える、Ｃ１に記載のディバイダ。
［Ｃ７］
前記バッファ回路は、
前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
をさらに備える、Ｃ６に記載のディバイダ。
［Ｃ８］
前記複数の調整可能なキャパシタは、前記出力信号の前記周波数を調整する、Ｃ７に記載のディバイダ。
［Ｃ９］
前記出力信号は、
Ｉコンポジット信号、および
Ｑコンポジット信号
を備える、直交信号を備える、
Ｃ１に記載のディバイダ。
［Ｃ１０］
前記周波数逓倍器の前記出力を受信するように構成された第２の遅延回路と、
前記第２の遅延回路によって生じさせられた第２の遅延された信号を受信し、
前記遅延回路への逓倍された信号を生じさせる
ように構成された第２の周波数逓倍器と、
前記遅延回路からの第３の遅延された信号を受信し、
第２の出力信号を生じさせる
ように構成された出力バッファ回路と
をさらに備える、Ｃ６に記載のディバイダ。
［Ｃ１１］
出力信号を生じさせる方法であって、
周波数ディバイダによって、入力信号を受信することと、
遅延回路によって、
前記周波数ディバイダによって生じさせられた分割された信号と、
前記出力信号と
を受信することと、
周波数逓倍器によって、前記遅延回路によって生じさせられた遅延された信号を受信することと、
前記周波数逓倍器によって、前記出力信号を生じさせることと、
を備える、
方法。
［Ｃ１２］
制御回路から制御信号を受信すること
さらに備え、
ここにおいて、前記制御回路は、制御入力に基づいて分割比を選択し、
前記分割比は、少なくとも、前記周波数ディバイダと前記周波数逓倍器のうちの１つによって定義される、
Ｃ１１に記載の方法。
［Ｃ１３］
前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、Ｃ１２に記載の方法。
［Ｃ１４］
前記周波数ディバイダは、３分周回路を備える、Ｃ１２に記載の方法。
［Ｃ１５］
前記周波数逓倍器は、２逓倍回路を備える、Ｃ１２に記載の方法。
［Ｃ１６］
バッファ回路によって、前記分割された信号を受信することと、
前記バッファ回路によって、バッファされた信号を、
前記遅延回路の入力、および、
前記周波数逓倍器の入力
へ送ることと、
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１７］
前記バッファ回路は、
前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記複数の調整可能なキャパシタによって、前記出力信号の前記周波数を調整すること
をさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記出力信号は、
Ｉコンポジット信号、および
Ｑコンポジット信号
を備える、直交信号を備える、
Ｃ１１に記載の方法。
［Ｃ２０］
第２の遅延回路によって、前記周波数逓倍器の前記出力を受信することと、
第２の周波数逓倍器によって、前記第２の遅延回路によって生じさせられた第２の遅延された信号を受信することと、
前記第２の周波数逓倍器によって、前記遅延回路への逓倍された信号を生じさせることと、
出力バッファ回路によって、前記遅延回路からの第３の遅延された信号を受信することと、
前記出力バッファ回路によって、第２の出力信号を生じさせることと、
をさらに備える、Ｃ１６に記載の方法。

Claims (15)

1. 入力信号を受信するように構成された周波数ディバイダと、
   前記周波数ディバイダによって生じさせられた分割された信号を受信するように構成された遅延回路と、
   前記遅延回路によって生じさせられた遅延された信号に基づいて出力信号を生じさせるように構成された周波数逓倍器と、ここにおいて、前記遅延回路は前記出力信号を受信する、
   前記周波数ディバイダの出力と前記遅延回路および周波数逓倍器の入力との間のバッファ回路と、ここにおいて、前記バッファ回路は、前記出力信号の周波数を調整するように構成される、
   制御入力に基づいて前記出力信号の前記周波数の分割比を選択するように構成された制御回路と、ここで、前記分割比は、前記周波数ディバイダおよび前記周波数逓倍器のうちの少なくとも１つによって定義される、
   を備える、再構成可能な周波数ディバイダ。
2. 前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、請求項１に記載の再構成可能な周波数ディバイダ。
3. 前記周波数ディバイダは、３分周回路を備える、請求項１に記載の再構成可能な周波数ディバイダ。
4. 前記周波数逓倍器は、２逓倍回路を備える、請求項１に記載の再構成可能な周波数ディバイダ。
5. 前記バッファ回路は、複数の調整可能なキャパシタをさらに備え、前記複数の調整可能なキャパシタは、
   前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
   前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
   を備える、請求項１に記載の再構成可能な周波数ディバイダ。
6. 前記複数の調整可能なキャパシタは、前記出力信号の前記周波数を調整する、請求項５に記載の再構成可能な周波数ディバイダ。
7. 前記出力信号は、
   Ｉコンポジット信号、および
   Ｑコンポジット信号
   を備える、直交信号を備える、
   請求項１に記載の再構成可能な周波数ディバイダ。
8. 前記周波数逓倍器の前記出力を受信するように構成された第２の遅延回路と、
   前記第２の遅延回路によって生じさせられた第２の遅延された信号を受信し、
   前記遅延回路への逓倍された信号を生じさせる
   ように構成された第２の周波数逓倍器と、
   前記遅延回路からの第３の遅延された信号を受信し、
   第２の出力信号を生じさせる
   ように構成された出力バッファ回路と
   をさらに備える、請求項１に記載の再構成可能な周波数ディバイダ。
9. 出力信号を生じさせる方法であって、
   周波数ディバイダによって、入力信号を受信することと、
   遅延回路によって、
   前記周波数ディバイダによって生じさせられた分割された信号と、
   前記出力信号と
   を受信することと、
   周波数逓倍器によって、前記遅延回路によって生じさせられた遅延された信号を受信することと、
   前記周波数逓倍器によって、前記出力信号を生じさせることと、
   バッファ回路によって、前記分割された信号を受信することと、
   前記バッファ回路によって、バッファされた信号を、
   前記遅延回路の入力、および、
   前記周波数逓倍器の入力
   へ送ることと、
   前記バッファ回路によって、前記出力信号の周波数を調整することと、
   制御回路から制御信号を受信することと、ここにおいて、前記制御回路は、制御入力に基づいて分割比を選択し、前記分割比は、少なくとも、前記周波数ディバイダおよび前記周波数逓倍器のうちの１つによって定義される、
   を備える、方法。
10. 前記制御回路は、前記周波数ディバイダと前記周波数逓倍器との間に接続されている、請求項９に記載の方法。
11. 前記周波数ディバイダは、３分周回路を備える、または、
    前記周波数逓倍器は、２逓倍回路を備える、
    請求項９に記載の方法。
12. 前記バッファ回路は、複数の調整可能なキャパシタをさらに備え、前記複数の調整可能なキャパシタは、
    前記周波数ディバイダの各出力と前記遅延回路の各入力との間の調整可能なキャパシタと、
    前記周波数ディバイダの各出力と前記周波数逓倍器の各入力との間の調整可能なキャパシタと、
    を備える、請求項９に記載の方法。
13. 前記複数の調整可能なキャパシタによって、前記出力信号の前記周波数を調整すること
    をさらに備える、請求項１２に記載の方法。
14. 前記出力信号は、
    Ｉコンポジット信号、および
    Ｑコンポジット信号
    を備える、直交信号を備える、
    請求項９に記載の方法。
15. 第２の遅延回路によって、前記周波数逓倍器の前記出力を受信することと、
    第２の周波数逓倍器によって、前記第２の遅延回路によって生じさせられた第２の遅延された信号を受信することと、
    前記第２の周波数逓倍器によって、前記遅延回路への逓倍された信号を生じさせることと、
    出力バッファ回路によって、前記第２の遅延回路からの第３の遅延された信号を受信することと、
    前記出力バッファ回路によって、第２の出力信号を生じさせることと、
    をさらに備える、請求項９に記載の方法。