CN100574100C - 延迟电路 - Google Patents

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Abstract

一种延迟电路，分别延迟输入信号的上升沿和下降沿，延迟电路包括第一和第二延迟线、控制电路以及第一和第二逻辑电路。第一延迟线接收第一输入信号并延迟第一输入信号第一延迟时间以输出第一延迟输出信号。第二延迟线接收第一输入信号并延迟第一输入信号第二延迟时间以输出第二延迟输出信号。控制电路接收第一输入信号以输出控制信号。第一逻辑电路接收第一延迟输出信号并根据控制信号输出第一输出信号。第二逻辑电路接收第二延迟输出信号并根据控制信号输出第二输出信号。第一和第二延迟时间的长度不同。本发明能够分别调整输入信号的上升沿和下降沿的延迟时间。

Description

延迟电路
技术领域
本发明有关于一种延迟电路，特别是有关于一种分别延迟输入信号的上升沿(rising edge)和下降沿(falling edge)的延迟电路。
背景技术
图1显示传统延迟电路100的示意图。延迟电路100包括延迟反相器101、102和103以及延迟反相电路110。延迟反相电路110是由P型金属氧化物半导体晶体管(Positive-channel Metal Oxide Semiconductor Transistor，PMOS Transistor)111、N型金属氧化物半导体晶体管(Negative-channel MetalOxide Semiconductor Transistor，NMOS Transistor)晶体管112和缓冲器104所组成。另外，PMOS晶体管111和NMOS晶体管112组成互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)反相器。
延迟电路100是通过PMOS晶体管充电能力和NMOS晶体管放电能力(也就是P/N Ration)来调整信号上升和下降的速度和所延迟的时间，然而延迟电路100并无法分别调整信号上升沿和下降沿的延迟时间。有鉴于此，本发明主要是解决如何分别调整信号上升沿和下降沿的延迟时间。
发明内容
有鉴于此，本发明提供一种延迟电路分别调整输入信号的上升沿(risingedge)和下降沿(falling edge)的延迟时间，延迟电路包括第一延迟线、第二延迟线、控制电路、第一逻辑电路以及第二逻辑电路。第一延迟线接收第一输入信号并延迟第一输入信号第一延迟时间以输出第一延迟输出信号。第二延迟线接收第一输入信号并延迟第一输入信号第二延迟时间以输出第二延迟输出信号。控制电路接收第一输入信号以输出控制信号。第一逻辑电路接收第一延迟输出信号并根据控制信号和第一输入信号输出第一输出信号。第二逻辑电路接收第二延迟输出信号并根据控制信号和第一输入信号输出第二输出信号。其中第一逻辑电路和第二逻辑电路不会同时输出第一输出信号和第二输出信号。
如上所述的延迟电路，其中当上述第一输入信号为低电位时，上述第一逻辑电路根据上述控制信号导通以输出上述第一输出信号，当上述第一输入信号为高电位时，上述第二逻辑电路根据上述控制信号导通以输出上述第二输出信号。
如上所述的延迟电路，其中上述第一延迟时间和上述第二延迟时间的长度不同。
如上所述的延迟电路，其中还包括：反相电路，反相上述输入信号以产生上述第一输入信号；第一反相电路，反相上述第一输出信号或上述第二输出信号以输出反相输出信号；以及第二反相电路，反相上述反相输出信号以输出输出信号。
如上所述的延迟电路，其中上述控制电路为第三反相电路。
如上所述的延迟电路，其中上述第一逻辑电路为第一反相器，当上述第一输入信号为低电位时，上述第一反相器反相上述第一延迟输出信号以输出上述第一输出信号。
如上所述的延迟电路，其中上述第二逻辑电路为第二反相器，当上述第一输入信号为高电位时，上述第二反相器反相上述第二延迟输出信号以输出上述第二输出信号。
本发明还提供一种延迟电路分别调整输入信号的上升沿和下降沿的延迟时间，延迟电路包括反相电路、第一延迟线、第二延迟线、控制电路、第一逻辑电路、第二逻辑电路、第一反相电路以及第二反相电路。反相电路反相输入信号以产生第一输入信号。第一延迟线接收第一输入信号并延迟第一输入信号第一延迟时间以输出第一延迟输出信号。第二延迟线接收第一输入信号并延迟第一输入信号第二延迟时间以输出第二延迟输出信号。控制电路接收第一输入信号以输出控制信号。第一逻辑电路接收第一延迟输出信号并根据控制信号和第一输入信号输出第一输出信号。第二逻辑电路接收第二延迟输出信号并根据控制信号和第一输入信号输出第二输出信号。第一反相电路反相第一输出信号或第二输出信号以输出反相输出信号。第二反相电路反相该反相输出信号以输出一输出信号。其中第一逻辑电路和第二逻辑电路不会同时输出第一输出信号和第二输出信号，第一延迟时间和第二延迟时间的长度不同。
如上所述的延迟电路，其中当上述第一输入信号为低电位时，上述第一逻辑电路根据上述控制信号导通以输出上述第一输出信号，当上述第一输入信号为高电位时，上述第二逻辑电路根据上述控制信号导通以输出上述第二输出信号。
如上所述的延迟电路，其中上述控制电路为第三反相电路。
如上所述的延迟电路，其中上述第一逻辑电路为第一反相器，当上述第一输入信号为低电位时，上述第一反相器反相上述第一延迟输出信号以输出上述第一输出信号。
如上所述的延迟电路，其中上述第二逻辑电路为第二反相器，当上述第一输入信号为高电位时，上述第二反相器反相上述第二延迟输出信号以输出上述第二输出信号。
本发明能够分别调整信号上升沿和下降沿的延迟时间。
附图说明
图1显示传统延迟电路的示意图；
图2显示根据本发明实施例的延迟电路的示意图；以及
图3显示根据本发明另一实施例的输入信号和输出信号的示意图。
其中，附图标记说明如下：
100、200～延迟电路
101、102、103～延迟反相器
110～延迟反相电路
104～缓冲器
111～PMOS晶体管
112～NMOS晶体管
Vcc～电压源
205～反相电路
215～控制电路
221～第一延迟线
222～第二延迟线
241～第一逻辑电路
242～第二逻辑电路
261～第一反相电路
262～第二反相电路
Ctr1～控制信号
SIN～输入信号
SOUT～输出信号
S201～第一输入信号
S211～第一延迟输出信号
S222～第二延迟输出信号
S251～第一输出信号
S252～第二输出信号
S261～反相输出信号
Tf～第一延迟时间
Tr～第二延迟时间
T1、T2～延迟时间
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
图2显示根据本发明实施例的延迟电路200的示意图，延迟电路200可分别调整输入信号SIN的上升沿和下降沿的延迟时间，延迟电路200包括反相电路205、第一延迟线221、第二延迟线222、控制电路215、第一逻辑电路241、第二逻辑电路242、第一反相电路261、第二反相电路262。
反相电路205反相输入信号SIN以产生第一输入信号S201，第一延迟线221接收第一输入信号S201并延迟第一输入信号S201第一延迟时间Tf以输出第一延迟输出信号S211，第二延迟线222接收第一输入信号S201并延迟第一输入信号S201第二延迟时间Tr以输出第二延迟输出信号S222，控制电路215接收第一输入信号S201以输出控制信号Ctr1，第一逻辑电路241接收第一延迟输出信号S211，并根据控制信号和第一输入信号S201输出第一输出信号S251，第二逻辑电路242接收第二延迟输出信号S222，并根据控制信号Ctr1和第一输入信号S201输出第二输出信号S252，第一反相电路261反相第一输出信号S251或第二输出信号S252以输出反相输出信号S261，第二反相电路262反相该反相输出信号S261以输出输出信号SOUT。
第一逻辑电路241和第二逻辑电路242不会同时输出第一输出信号S251和第二输出信号S252，并且第一延迟时间Tf和第二延迟时间Tr的长度不同。当第一输入信号S201为低电位(逻辑为0)时，也就是输入信号SIN为高电位时，第一逻辑电路241根据控制信号Ctr1和第一输入信号S201导通以输出第一输出信号S251，当第一输入信号S201为高电位(逻辑为1)时，也就是输入信号SIN为低电位时，第二逻辑电路242根据控制信号Ctr1和第一输入信号S201导通以输出第二输出信号S252。因此延迟电路200可以分别调整信号上升沿和下降沿的延迟时间。根据本发明另一实施例，控制电路215为反相电路。根据本发明另一实施例，第一逻辑电路241为第一反相器，当第一输入信号S201为低电位(逻辑为0)时，第一反相器241反相第一延迟输出信号S211以输出第一输出信号S251，第二逻辑电路242为第二反相器，当第一输入信号S201为高电位(逻辑为1)时，第二反相器242反相第二延迟输出信号S222以输出第二输出信号S252。
因此，当第一输入信号S201具有上升沿(输入信号SIN具有下降沿)时，输入信号SIN会通过第二逻辑电路242以输出第二输出信号S252，进而在输出端输出输出信号SOUT。当第一输入信号S201具有下降沿(输入信号SIN具有上升沿)时，输入信号SIN会通过第一逻辑电路241以输出第一输出信号S251，进而在输出端输出输出信号SOUT。当输入信号SIN同时具有上升沿和下降沿时，信号会分别从第一逻辑电路241或第二逻辑电路242输出第一输出信号S251和第二输出信号S252。
图3显示根据本发明另一实施例的输入信号和输出信号的示意图。从图3得知，输入信号Sin和输出信号Sout的上升沿的时间差为延迟时间T1，(延迟时间T1对应于延迟时间Tf)，输入信号Sin和输出信号Sout的下降沿的时间差为延迟时间T2，(延迟时间T2对应于延迟时间Tr)。延迟电路200可以通过调整第一延迟线221和第二延迟线222的延迟时间长度Tr和Tf来分别调整延迟输入信号Sin的上升沿和下降沿以输出输出信号Sout。
本发明虽以优选实施例公开如上，然其并非用以限制本发明的范围，本领域技术人员在不脱离本发明的精神和范围内，当可做些许的变更与修饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (12)

1.一种延迟电路，用以分别调整输入信号的上升沿和下降沿的延迟时间，包括：
第一延迟线，接收第一输入信号并延迟上述第一输入信号第一延迟时间以输出第一延迟输出信号；
第二延迟线，接收上述第一输入信号并延迟上述第一输入信号第二延迟时间以输出第二延迟输出信号；
控制电路，根据上述第一输入信号以输出控制信号；
第一逻辑电路，接收上述第一延迟输出信号，根据上述控制信号输出第一输出信号；以及
第二逻辑电路，接收上述第二延迟输出信号，根据上述控制信号输出第二输出信号，
其中上述第一逻辑电路和上述第二逻辑电路不会同时输出上述第一输出信号和上述第二输出信号。
2.如权利要求1所述的延迟电路，其中当上述第一输入信号为低电位时，上述第一逻辑电路根据上述控制信号导通以输出上述第一输出信号，当上述第一输入信号为高电位时，上述第二逻辑电路根据上述控制信号导通以输出上述第二输出信号。
3.如权利要求1所述的延迟电路，其中上述第一延迟时间和上述第二延迟时间的长度不同。
4.如权利要求1所述的延迟电路，还包括：
反相电路，反相上述输入信号以产生上述第一输入信号；
第一反相电路，反相上述第一输出信号或上述第二输出信号以输出反相输出信号；以及
第二反相电路，反相上述反相输出信号以输出输出信号。
5.如权利要求1所述的延迟电路，其中上述控制电路为第三反相电路。
6.如权利要求1所述的延迟电路，其中上述第一逻辑电路为第一反相器，当上述第一输入信号为低电位时，上述第一反相器反相上述第一延迟输出信号以输出上述第一输出信号。
7.如权利要求1所述的延迟电路，其中上述第二逻辑电路为第二反相器，当上述第一输入信号为高电位时，上述第二反相器反相上述第二延迟输出信号以输出上述第二输出信号。
8.一种延迟电路，用以分别调整输入信号的上升沿和下降沿的延迟时间，包括：
反相电路，反相上述输入信号以产生第一输入信号；
第一延迟线，接收上述第一输入信号并延迟上述第一输入信号第一延迟时间以输出第一延迟输出信号；
第二延迟线，接收上述第一输入信号并延迟上述第一输入信号第二延迟时间以输出第二延迟输出信号；
控制电路，根据上述第一输入信号以输出控制信号；
第一逻辑电路，接收上述第一延迟输出信号，根据上述控制信号输出第一输出信号；
第二逻辑电路，接收上述第二延迟输出信号，根据上述控制信号输出第二输出信号，
第一反相电路，反相上述第一输出信号或上述第二输出信号以输出反相输出信号；以及
第二反相电路，反相上述反相输出信号以输出输出信号，
其中上述第一逻辑电路和上述第二逻辑电路不会同时输出上述第一输出信号和上述第二输出信号，上述第一延迟时间和上述第二延迟时间的延迟长度不同。
9.如权利要求8所述的延迟电路，其中当上述第一输入信号为低电位时，上述第一逻辑电路根据上述控制信号导通以输出上述第一输出信号，当上述第一输入信号为高电位时，上述第二逻辑电路根据上述控制信号导通以输出上述第二输出信号。
10.如权利要求8所述的延迟电路，其中上述控制电路为第三反相电路。
11.如权利要求8所述的延迟电路，其中上述第一逻辑电路为第一反相器，当上述第一输入信号为低电位时，上述第一反相器反相上述第一延迟输出信号以输出上述第一输出信号。
12.如权利要求8所述的延迟电路，其中上述第二逻辑电路为第二反相器，当上述第一输入信号为高电位时，上述第二反相器反相上述第二延迟输出信号以输出上述第二输出信号。
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