CN101488738A - 一种时钟产生电路及设计方法 - Google Patents

Abstract

本发明公开了一种时钟产生电路及设计方法，包括：构建包括与非门和反相器的输入模块，通过输入模块接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；构建包括多个反相器的缓冲模块，通过缓冲模块接收并根据时钟信号生成缓冲信号；构建包括多个反相器的输出模块，通过输出模块接收并根据时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；还包括：构建包括传输门和PMOS晶体管的延时模块，通过延时模块对时钟信号进行延时，生成延时信号；其中，依次连接输入模块、缓冲模块和延时模块，延时模块生成的延时信号作为输入信号回馈给输入模块。通过本发明提高了时钟产生电路的性能，减小了芯片面积，降低了芯片生产成本。

Description

一种时钟产生电路及设计方法

技术领域

本发明主要涉及集成电路领域，尤其涉及一种时钟产生电路及设计方法。

背景技术

在∑-△模数转换器(ADC，Analog-to-Digital Converter)电路中，普遍采用一种开关电容的积分器电路，为了实现这种积分器，时钟产生电路是一个必备的电路模块。为了使开关电容的积分器电路能够正常工作，实现较高的性能，必须产生一种两相不交叠的时钟信号，即两个这样的时钟信号互为反相信号，并且该两个时钟信号不会同时为高电平。如果没有对时钟信号进行较好的设计而造成两个时钟信号相互交叠，则会使积分过程产生泄漏现象，从而在信号中引入不必要的噪声，影响开关电容的积分器电路的性能。

现有技术中的时钟产生电路，主要基于与非门和反相器来实现，利用宽长绝对值都较大的互补型金属氧化物半导体晶体管(CMOS，ComplementaryMetal Oxide Semiconductor Transistor)构成的反相器来产生需要的延迟，从而使产生的两个时钟信号不产生交叠。然而这些过多的由大尺寸的CMOS晶体管构成的反相器将会占用很大的芯片面积，提高芯片的制造成本，同时也将增加电路的功耗，不利于低功耗芯片的设计与应用。

发明内容

有鉴于此，本发明的目的在于提供一种时钟产生电路及设计方法，通过本发明达到提高时钟产生电路性能，减小芯片面积，降低芯片生产成本的目的。

本发明提供了一种时钟产生电路，包括：

输入模块，包括与非门和反相器，用于接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

缓冲模块，包括多个反相器，用于接收并根据所述时钟信号生成缓冲信号；

输出模块，包括多个反相器，用于接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

延时模块，包括CMOS晶体管传输门和PMOS晶体管，用于对时钟信号进行延时，生成延时信号；

其中，所述输入模块、所述缓冲模块和所述延时模块依次连接，所述延时模块生成的延时信号作为输入信号回馈给输入模块。

该时钟产生电路所述传输门与PMOS晶体管串联连接。

该时钟产生电路所述传输门等效为电阻，所述PMOS晶体管等效为电容。

该时钟产生电路所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

该时钟产生电路中，

所述缓冲模块包括第一、第二缓冲模块；

所述延时模块包括第一、第二延时模块，其中，

所述输入模块分别与所述第一、第二缓冲模块相连，所述第一缓冲模块与所述第一延时模块相连，所述第二缓冲模块与所述第二延时模块相连。

本发明还提供了一种时钟产生电路设计方法，包括：

构建包括与非门和反相器的输入模块，通过所述输入模块接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

构建包括多个反相器的缓冲模块，通过所述缓冲模块接收并根据所述时钟信号生成缓冲信号；

构建包括多个反相器的输出模块，通过所述输出模块接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

构建包括CMOS晶体管传输门和PMOS晶体管的延时模块，通过所述延时模块对时钟信号进行延时，生成延时信号；

其中，依次连接所述输入模块、所述缓冲模块和所述延时模块，所述延时模块生成的延时信号作为输入信号回馈给输入模块。

该方法中，将所述传输门与PMOS晶体管串联连接。

该方法中，将所述传输门等效为电阻，将所述PMOS晶体管等效为电容。

该方法中，将所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

该方法中，

所述缓冲模块包括第一、第二缓冲模块；

所述延时模块包括第一、第二延时模块，其中，

将所述输入模块分别与所述第一、第二缓冲模块相连，将所述第一缓冲模块与所述第一延时模块相连，将所述第二缓冲模块与所述第二延时模块相连。

本发明所述的时钟产生电路及设计方法，通过使用CMOS晶体管组成的传输门以及CMOS工艺中的P型金属氧化物(PMOS，P type Metal OxideSemiconductor)晶体管，形成RC低通滤波电路，采用该RC低通滤波电路代替现有技术中的若干个大尺寸的CMOS晶体管反相器，用以实现对时钟信号的延时，达到提高时钟产生电路性能，减小芯片面积，降低芯片生产成本的有益效果。

附图说明

图1为本发明具体实施例中时钟产生电路结构框图；

图2为本发明具体实施例中时钟产生电路原理图；

图3为本发明具体实施例中时钟产生电路中延时模块等效电路原理图。

具体实施方式

本发明基于现有的时钟产生电路，通过相互串联的一个CMOS晶体管组成的传输门和一个PMOS晶体管代替时钟电路的延时模块中的多个大尺寸的CMOS晶体管反相器，组成一个低通RC电路，实现时钟信号产生过程中的延时功能。

图1为本发明具体实施例中时钟产生电路结构框图，该时钟产生电路包括输入模块101、第一缓冲模块1021、第二缓冲模块1022、第一延时模块1031、第二延时模块1032和第一输出模块1041、第二输出模块1042、第三输出模块1043、第四输出模块1044。其中，

输入模块101，用于生成第一时钟信号和第二时钟信号；

第一缓冲模块1021，用于生成第三时钟信号；

第二缓冲模块1022，用于生成第四时钟信号；

第一延时模块1031，用于生成第一延时信号；

第二延时模块1032，用于生成第二延时信号；

第一输出模块1041，用于缓冲输出第一时钟信号；

第二输出模块1042，用于缓冲输出第二时钟信号；

第三输出模块1043，用于缓冲输出第三时钟信号；

第四输出模块1044，用于缓冲输出第四时钟信号；

该时钟产生电路的工作原理具体如下：

输入模块101接收并根据外部输入的主时钟信号、第一延时模块1031产生的第一延时信号、第二延时模块1032产生的第二延时信号生成第一时钟信号和第二时钟信号，将生成的第一时钟信号和第二时钟信号分别传送给第一输出模块1041和第二输出模块1042，同时，将第一时钟信号传送给第一缓冲模块1021，将第二时钟信号传送给第二缓冲模块1022。

第一缓冲模块1021接收第一时钟信号，根据第一时钟信号生成第三时钟信号，将第三时钟信号传送给第一延时模块1031和第三输出模块1043。

所述第三时钟信号也称为第一缓冲信号，所述第四时钟信号也称为第二缓冲信号。

第二缓冲模块1022接收第二时钟信号，根据第二时钟信号生成第四时钟信号，将第四时钟信号传送给第二延时模块1032和第四输出模块1044。

第一延时模块1031接收第三时钟信号，根据第三时钟信号生成第一延时信号，将第一延时信号反馈传送给输入模块101。

第二延时模块1032接收第四时钟信号，根据第四时钟信号生成第二延时信号，将第二延时信号反馈传送给输入模块101。

图2为本发明具体实施例中时钟产生电路原理图，该时钟产生电路包括输入模块201、第一缓冲模块2021、第二缓冲模块2022、第一延时模块2031、第二延时模块2032和第一输出模块2041、第二输出模块2042、第三输出模块2043、第四输出模块2044。

输入模块201中，主时钟信号经过反相器2011后分成两路信号，第一路信号经过反相器2012反相后作为与非门2013的第一输入信号，与非门2013的第二输入信号为第二延时模块2032产生的第二延时信号，与非门2013输出的信号经过反相器2015反相后生成第一时钟信号；第二路信号直接作为与非门2014的第二输入信号，与非门2014的第一输入信号为第一延时模块2031产生的第一延时信号，与非门2014输出的信号经过反相器2016反相后生成第二时钟信号。

第一缓冲模块2021包括两个串联的反相器20211、20212，对第一时钟信号进行缓冲后生成第三时钟信号；

第二缓冲模块2022包括两个串联的反相器20221、20222，对第二时钟信号进行缓冲后生成第四时钟信号；

第一延时模块2031包括传输门20311、PMOS晶体管30312和反相器20313，根据第三时钟信号产生第一延时信号，第一延时信号作为输入模块201中与非门2014的第一输入信号。

第二延时模块2032包括传输门20321、PMOS晶体管30322和反相器20323，根据第四时钟信号产生第二延时信号，第二延时信号作为输入模块201中与非门2013的第二输入信号。

第一输出模块2041包括反相器20411、20412、20413、20414，用于缓冲输出第一时钟信号。

第二输出模块2042包括反相器20421、20422、20423、20424，用于缓冲输出第二时钟信号。

第三输出模块2043包括反相器20431、20432、20433、20434，用于缓冲输出第三时钟信号。

第四输出模块2044包括反相器20441、20442、20443、20444，用于缓冲输出第四时钟信号。

所述第一时钟信号与所述第二时钟信号互不交叠，所述第三时钟信号与所述第四时钟信号互不交叠。

图3为本发明具体实施例中时钟产生电路中延时模块等效电路原理图，图3中，第一延时模块3031中，等效电阻30311对应于图2所示第一延时模块2031中的传输门20311，等效电容30312对应于图2所示第一延时模块2031中的PMOS晶体管20312，等效电阻30311和等效电容30312构成一个低通滤波器，该低通滤波器将产生预定时延，从而对时钟信号进行延时。

第二延时模块3032中，等效电阻30321对应于图2所示第一延时模块2032中的传输门20321，等效电容30322对应于图2所示第一延时模块2032中的PMOS晶体管20322，等效电阻30321和等效电容30322构成一个低通滤波器，该低通滤波器将产生预定时延，从而对时钟信号进行延时。

本发明具体实施例所述的时钟产生电路，通过输入模块、第一缓冲模块、第二缓冲模块、第一延时模块、第二延时模块、第一输出模块、第二输出模块、第三输出模块和第四输出模块将主时钟信号分解成两组互不交叠的第一时钟信号、第二时钟信号和第三时钟信号、第四时钟信号。其中，在第一延时模块和第二延时模块中，通过用串联的传输门和寄生PMOS晶体管代替多个串联的大尺寸的CMOS晶体管构成的反相器，实现时钟信号产生过程中的延时功能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种时钟产生电路，包括：

输入模块，包括与非门和反相器，用于接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

缓冲模块，包括多个反相器，用于接收并根据所述时钟信号生成缓冲信号；

输出模块，包括多个反相器，用于接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

延时模块，包括CMOS晶体管传输门和PMOS晶体管，用于对时钟信号进行延时，生成延时信号；

其中，所述输入模块、所述缓冲模块和所述延时模块依次连接，所述延时模块生成的延时信号作为输入信号回馈给输入模块。

2.根据权利要求1所述的时钟产生电路，其特征在于，所述传输门与PMOS晶体管串联连接。

3.根据权利要求1所述的时钟产生电路，其特征在于，所述传输门等效为电阻，所述PMOS晶体管等效为电容。

4.根据权利要求3所述的时钟产生电路，其特征在于，所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

5.根据权利要求1所述的时钟产生电路，其特征在于，

所述缓冲模块包括第一、第二缓冲模块；

所述延时模块包括第一、第二延时模块，其中，

所述输入模块分别与所述第一、第二缓冲模块相连，所述第一缓冲模块与所述第一延时模块相连，所述第二缓冲模块与所述第二延时模块相连。

6.一种时钟产生电路的设计方法，包括：

构建包括与非门和反相器的输入模块，通过所述输入模块接收并根据输入信号生成时钟信号传送给缓冲模块和输出模块；

构建包括多个反相器的缓冲模块，通过所述缓冲模块接收并根据所述时钟信号生成缓冲信号；

构建包括多个反相器的输出模块，通过所述输出模块接收并根据所述时钟信号和缓冲信号缓冲输出互不交叠的时钟信号；

其特征在于，还包括：

构建包括CMOS晶体管的传输门和PMOS晶体管的延时模块，通过所述延时模块对时钟信号进行延时，生成延时信号；

其中，依次连接所述输入模块、所述缓冲模块和所述延时模块，所述延时模块生成的延时信号作为输入信号回馈给输入模块。

7.根据权利要求6所述的设计方法，其特征在于，将所述传输门与PMOS晶体管串联连接。

8.根据权利要求6所述的设计方法，其特征在于，将所述传输门等效为一个电阻，将所述MOS晶体管等效为一个电容。

9.根据权利要求8所述的设计方法，其特征在于，将所述等效电阻与所述等效电容形成低通滤波电路，对时钟信号进行延时。

10.根据权利要求6所述的设计方法，其特征在于，

所述缓冲模块包括第一、第二缓冲模块；

所述延时模块包括第一、第二延时模块，其中，

将所述输入模块分别与所述第一、第二缓冲模块相连，将所述第一缓冲模块与所述第一延时模块相连，将所述第二缓冲模块与所述第二延时模块相连。

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