CN108900181A - 时钟延时调节装置和时钟延时调节系统 - Google Patents

Abstract

本发明提供了一种时钟延时调节装置和时钟延时调节系统，属于集成电路技术领域。本发明实施例提供的时钟延时调节装置和时钟延时调节系统，其中，时钟延时调节装置包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；第一延时模块用于与控制芯片连接，根据控制芯片输入的延时差，使单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块。该装置可以增大延时时间的调节范围，提高频带调节的灵活性，满足低频带和高频带的使用，满足高速采样系统，提高时钟延时调节的精度。

Description

时钟延时调节装置和时钟延时调节系统

技术领域

本发明涉及集成电路技术领域，具体而言，涉及一种时钟延时调节装置和时钟延时调节系统。

背景技术

随着科学技术的迅速发展，芯片内晶体管数目不断增加，I/O的速度也在不断地升高，赋予了数字系统更好的功能和性能，但同时也带来了技术上的挑战。

对于通信系统，I/O速度的升高使得对信号前沿的时延差有了更高的要求。有时为了提升工作效率，往往是多片芯片同步工作，这就需要多片芯片的系统时钟是同源的，且时钟前沿时延差要非常小。I/O的信号工作频率来源于系统时钟的倍频，所以系统时钟的时延差会成倍数反映在I/O的信号时延差上，从而导致整个链路系统的误码率增加。这时就需要对系统时钟的时延差进行精确调节，减小差值。

目前市场上的时钟的时延差调节芯片工作的最高频率为2.5GHz，时延调节范围从几ns至十几ns不等，调节间隔最小达到10ps，有1个通道和2个通道输出。

图1是双通道输入的时延调节芯片采用的工作框图。如图1所示，差分信号进入后通过信号调节转为单端信号。之后再由9位控制位，控制9种不同延迟时间调节单元，最低位是延时0ps，最高位是延时5600ps。9位控制位的高低电平不同组合可达到0ns-5.6ns的延迟时间。最后通过信号调节再转为差分信号输出。

上述时钟延时调节芯片技术中其调节范围最大的是0ns到5.6ns，两个通道相对调节的范围是-5.6ns到+5.6ns，此调节范围满足系统时钟在100MHz以上的频率。而数字通信系统大部分系统时钟是10MHz，双通道时延调节芯片不满足该系统时钟频率的需要。

发明内容

针对上述现有技术中存在的问题，本发明提供了一种时钟延时调节装置和时钟延时调节系统，可以满足高速采样系统，提高时钟延时调节的精度。

第一方面，本发明实施例提供了一种时钟延时调节装置，包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；

所述第一信号输入调节模块用于连接第一信号源，将所述第一信号源输入的差分时钟信号转换为单端时钟信号，输入至所述第一延时模块；

所述第一延时模块用于与控制芯片连接，根据所述控制芯片输入的延时差，使所述单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块；

所述第一信号输出调节模块用于将所述延时后的时钟信号转换为差分时钟信号后输出。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，所述第一信号输入调节模块包括第一触发器；所述第一触发器的两个输入端用于连接所述第一信号源。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述第一延时模块包括第一反相器、第一输出电路以及连接在所述第一反相器和所述第一输出电路之间的第一数字电位器；所述第一数字电位器用于与所述控制芯片连接。

结合第一方面的第二种可能的实施方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述第一反相器包括第一晶体管，所述第一晶体管的基极与所述第一信号输入调节模块的输出端连接，所述第一晶体管的集电极连接电源，所述第一晶体管的发射极连接信号地。

结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述晶体管的集电极与电源之间连接有第一电阻，所述晶体管的发射极与信号地之间连接有第二电阻，所述第一电阻与所述第二电阻的阻值相等。

结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第五种可能的实施方式，其中，所述第一输出电路包括第二晶体管，所述第二晶体管的基极与所述第一数字电位器连接，所述第二晶体管的集电极连接电源，所述第二晶体管的发射极连接信号地；所述第二晶体管的发射极与所述信号地之间连接有第三电阻；所述第三电阻用于将电流转换为电压。

结合第一方面的第五种可能的实施方式，本发明实施例提供了第一方面的第六种可能的实施方式，其中，所述第一晶体管的发射极与所述第二晶体管的基极之间连接有第一调节电路，所述第一调节电路由电容和电感并联组成。

结合第一方面的第五种可能的实施方式，本发明实施例提供了第一方面的第七种可能的实施方式，其中，所述时钟延时调节装置还包括依次连接的第二信号输入调节模块、第二延时模块和第二信号输出调节模块。

结合第一方面的第七种可能的实施方式，本发明实施例提供了第一方面的第八种可能的实施方式，其中，所述时钟延时调节装置还包括相位检波器；所述相位检波器的两个输入端分别连接所述第一延时模块的输出端和所述第二延时模块的输出端；所述相位检波器的输出端用于连接所述控制芯片将所述第一延时模块的输出端和所述第二延时模块的输出端的相位差转换为输出电压，反馈至所述控制芯片。

第二方面，本发明实施例还提供了一种时钟延时调节系统，包括上述的时钟延时调节装置，与所述时钟延时调节装置的输入端连接的第一信号源和控制芯片。

本发明实施例带来了以下有益效果：

本发明实施例提供的时钟延时调节装置和时钟延时调节系统，其中，时钟延时调节装置包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；第一延时模块用于与控制芯片连接，根据控制芯片输入的延时差，使单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块。该装置可以增大延时时间的调节范围，提高频带调节的灵活性，满足低频带和高频带的使用，满足高速采样系统，提高时钟延时调节的精度。

本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1现有技术的时延调节芯片的工作原理框图；

图2为本发明一实施例所提供的时钟延时调节装置的结构框图；

图3为本发明一实施例所提供的时钟延时调节装置的电路原理图；

图4为本发明一实施例所提供的时钟延时调节系统的结构框图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

针对现有的时延调节芯片调节范围小的问题，本发明实施例提供了一种时钟延时调节装置和时钟延时调节系统，以下首先对本发明的时钟延时调节装置进行详细介绍。

实施例一

本实施例提供了一种时钟延时调节装置，如图2和图3所示，该时钟延时调节装置包括两个延时通道，其中，第一延时通道包括依次连接的第一信号输入调节模块11、第一延时模块12和第一信号输出调节模块13。

第一信号输入调节模块11用于连接第一信号源，将第一信号源输入的差分时钟信号转换为单端时钟信号，输入至第一延时模块12。第一信号输入调节模块11还可以调节信号幅度，使其满足第一延时模块12的输入范围。

可选地，第一信号输入调节模块11包括第一触发器U1A。第一触发器U1A的两个输入端用于连接第一信号源。第一信号源将差分时钟信号CLK_IN1_P和CLK_IN1_N输入第一触发器U1A，第一触发器U1A将差分时钟信号转为单端时钟信号，输入至第一延时模块12。

第一延时模块12用于与控制芯片连接，根据控制芯片输入的延时差，使单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块13。

第一延时模块包括第一反相器、第一输出电路以及连接在第一反相器和第一输出电路之间的第一数字电位器U3。第一数字电位器U3用于与控制芯片连接。控制芯片可以采用ARM芯片。

可选地，第一反相器包括第一晶体管Q1，第一晶体管Q1的基极与第一信号输入调节模块13的输出端连接，第一晶体管Q1的集电极连接电源，第一晶体管Q1的发射极连接信号地。第一晶体管Q1的集电极与电源之间连接有第一电阻R1，第一晶体管Q1的发射极与信号地之间连接有第二电阻R4，第一电阻R1与第二电阻R4的阻值相等。第一晶体管Q1的基极通过电阻R2连接信号地。

第一输出电路包括第二晶体管Q2，第二晶体管Q2的基极与第一数字电位器U3连接，第二晶体管Q2的集电极连接电源，第二晶体管Q2的发射极连接信号地。第二晶体管Q2的发射极与信号地之间连接有第三电阻R5，第三电阻R5用于将电流转换为电压。第二晶体管Q2的基极与第一数字电位器U3之间连接有电容C2。

第一晶体管Q1的发射极与第二晶体管Q2的基极之间连接有第一调节电路，第一调节电路由电容C1和电感L1并联组成。

上述的第一晶体管Q1或第二晶体管Q2也可以由集成运算放大器替换，调节时钟的频带由集成运算放大器的增益带宽决定。

第一延时模块的工作原理如下：

延时模块可由分立器件搭建，电路的传递函数为公式(1)所示，第一晶体管Q1和第二晶体管Q2的带宽决定可调节的时钟带宽。第一晶体管Q1用于反相器，第一晶体管Q1的发射极和集电极负载电阻R1和R4阻值相等。第二晶体管Q2组成射极跟随输出电路，第三电阻R5将第二晶体管Q2的射极电流转为电压。根据输入时钟的频率，由公式(2)可以推算电感L1和电容C1的值，电感L1和电容C1的值决定了在时钟频率处出现延迟调节的峰值。而延迟时间调节的范围在电容C2是定值时，由第一晶体管Q1发射极和电容C2之间的数字电位器的电阻值大小决定，由公式(3)可算出时间调节的范围。数字电位器U3由ARM芯片控制，ARM芯片算出需要补偿的延时差后，通过SPI总线调节数字电位器U3的电阻值。数字电位器U3的电阻值调节的刻度就是时间延时调节的最小单位。

T＝4RC₂ 公式(3)

第一信号输出调节模块13用于将延时后的时钟信号转换为差分时钟信号后输出。第一信号输出调节模块13包括D触发器U2A，触发器U2A用于将单端时钟转为差分时钟输出。例如，可以输出至交换芯片或高速采样芯片。

与第一延时通道相同，第二延时通道包括依次连接的第二信号输入调节模块21、第一延时模块22和第一信号输出调节模块23。

第一信号输入调节模块21用于连接第二信号源，将第二信号源输入的差分时钟信号转换为单端时钟信号，输入至第二延时模块22。

可选地，第一信号输入调节模块11包括第二触发器U1B。第二触发器U1B的两个输入端用于连接第一信号源。第二信号源将差分时钟信号CLK_IN2_P和CLK_IN2_N输入第二触发器U1B，第二触发器U1B将差分时钟信号转为单端时钟信号，输入至第二延时模块22。可以理解的是，第二触发器U1B和第一触发器U1A可以集成在一个模块或芯片中。

第二延时模块22用于与控制芯片连接，包括第二反相器、第二输出电路以及连接在第二反相器和第二输出电路之间的第二数字电位器。如图3所示，第二数字电位器与上述的第一数字电位器可以采用同一个数字电位器实现。第一反相器、第二反相器、第一输出电路和第二输出电路分别连接在数字电位器U3的不同引脚上。

第二信号输出调节模块23用于将延时后的时钟信号转换为差分时钟信号后输出。第二信号输出调节模块23包括D触发器U2B，D触发器U2B用于将单端时钟转为差分时钟输出。可以理解的是，D触发器U2B和D触发器U2A可以集成在一个模块或芯片中。

需要说明的是，本发明实施例所提供的时钟延时调节装置也可以仅包括一个延时通道。

可选地，当所述时钟延时调节装置包括两个延时通道时，时钟延时调节装置还包括相位检波器30。相位检波器30的两个输入端分别连接第一延时模块12的输出端和第二延时模块22的输出端。相位检波器30的输出端用于连接控制芯片，将第一延时模块12的输出端和第二延时模块22的输出端的相位差转换为输出电压，反馈至控制芯片。如图3中的相位检波器U4，它检测两个通道时钟的相位差的度数，并输出与相位差成比例的输出电压。公式(4)表示1度相位差等于的时延时间。

其中，相位检波器可替换为双D触发器搭建出的鉴相器。

本发明中时延调节电路采用分立器件搭建，打破集成时延调节芯片的局限性。选用宽带的射频晶体管不仅可以调节高频带时钟，同时覆盖了低频带时钟的调节。采用数字电位器，可灵活改变需要调节的延时时间范围，也进一步拓宽了时钟调节的频带。

采用闭环时延调节系统，相位检波器实时监测两个通道的相位差，可保证时延调节的精度。

实施例二

本实施例提供了一种时钟延时调节系统，如图4所示，该系统包括上述实施例一种记载的时钟延时调节装置，还包括与第一信号输入调节模块11连接的第一信号源10，与第二信号输入调节模块21连接的第二信号源20，分别与第一延时模块12、第二延时模块22和相位检波器30连接的控制芯片50。

可选的，如果控制芯片50没有AD转换功能，相位检波器30可以通过AD转换模块40与控制芯片50连接。

第一信号源10和第二信号源20均为同源的两路差分时钟输入，通过第一信号输入调节模块11和第二信号输入调节模块21进行信号调节，将差分时钟信号转为单端信号，并调节信号幅度满足后级电路的输入范围。第一延时模块12和第二延时模块22均用于根据两路时钟的时延差，以其中一路为基准，对另一路的单端时钟信号进行时延精确调节，得到两路时钟所需的时延差。第一信号输出调节模块13和第二信号输出调节模块23对调节后的时延进行信号调节，将单端信号转为差分信号，同时调节幅度，满足第一高速采样芯片60和第二高速采样芯片70的时钟输入电平要求。为了消除器件差异性误差，信号输入调节模块和信号输出调节模块部分需要选用双通道输入输出的芯片。相位检波器30用于检测两路时钟的时延差，输出与时延差成比例的电压值。AD转换模块40采集相位检波器30输出的模拟电压信号，将量化后的数字信号送给到控制芯片50。控制芯片50根据AD转换模块40送来的数字信号，转换出电压数值，得到两个时钟的时延差。再根据两通道所需的时延差，通过推导公式算出需要补偿的时延差。处理器控制精确延时调节装置，调节相应的时延差，完成整个工作流程。

本发明所提供的时钟延时调节系统，可根据数字系统时钟需求，采用LC精密调节电路，实时改变延时时间调节范围，满足低频带的时延调节。同时满足高速采样系统，高频带时钟延时调节。时钟延时调节装置采用相位检波技术，对双通道时钟时延精确检测，从而达到时延精确调节的目的。时钟时延调节装置由分立元件搭建，频带调节灵活，满足低频带和高频带的使用。本发明所提供的时钟延时调节装置的成本与现有的时延调节芯片相比成本低。

本发明实施例提供的时钟延时调节装置和时钟延时调节系统具有相同的技术特征，所以也能解决相同的技术问题，达到相同的技术效果。

需要说明的是，在本发明所提供的实施例中，应该理解到，所揭露系统和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种时钟延时调节装置，其特征在于，包括依次连接的第一信号输入调节模块、第一延时模块和第一信号输出调节模块；

所述第一信号输入调节模块用于连接第一信号源，将所述第一信号源输入的差分时钟信号转换为单端时钟信号，输入至所述第一延时模块；

所述第一延时模块用于与控制芯片连接，根据所述控制芯片输入的延时差，使所述单端时钟信号的延迟设定时间，将延时后的时钟信号发送至第一信号输出调节模块；

所述第一信号输出调节模块用于将所述延时后的时钟信号转换为差分时钟信号后输出。

2.根据权利要求1所述的时钟延时调节装置，其特征在于，所述第一信号输入调节模块包括第一触发器；所述第一触发器的两个输入端用于连接所述第一信号源。

3.根据权利要求1所述的时钟延时调节装置，其特征在于，所述第一延时模块包括第一反相器、第一输出电路以及连接在所述第一反相器和所述第一输出电路之间的第一数字电位器；所述第一数字电位器用于与所述控制芯片连接。

4.根据权利要求3所述的时钟延时调节装置，其特征在于，所述第一反相器包括第一晶体管，所述第一晶体管的基极与所述第一信号输入调节模块的输出端连接，所述第一晶体管的集电极连接电源，所述第一晶体管的发射极连接信号地。

5.根据权利要求4所述的时钟延时调节装置，其特征在于，所述第一晶体管的集电极与电源之间连接有第一电阻，所述第一晶体管的发射极与信号地之间连接有第二电阻，所述第一电阻与所述第二电阻的阻值相等。

6.根据权利要求4所述的时钟延时调节装置，其特征在于，所述第一输出电路包括第二晶体管，所述第二晶体管的基极与所述第一数字电位器连接，所述第二晶体管的集电极连接电源，所述第二晶体管的发射极连接信号地；所述第二晶体管的发射极与所述信号地之间连接有第三电阻；所述第三电阻用于将电流转换为电压。

7.根据权利要求6所述的时钟延时调节装置，其特征在于，所述第一晶体管的发射极与所述第二晶体管的基极之间连接有第一调节电路，所述第一调节电路由电容和电感并联组成。

8.根据权利要求6所述的时钟延时调节装置，其特征在于，所述时钟延时调节装置还包括依次连接的第二信号输入调节模块、第二延时模块和第二信号输出调节模块。

9.根据权利要求8所述的时钟延时调节装置，其特征在于，所述时钟延时调节装置还包括相位检波器；所述相位检波器的两个输入端分别连接所述第一延时模块的输出端和所述第二延时模块的输出端；所述相位检波器的输出端用于连接所述控制芯片将所述第一延时模块的输出端和所述第二延时模块的输出端的相位差转换为输出电压，反馈至所述控制芯片。

10.一种时钟延时调节系统，其特征在于，包括权利要求1～9中任一项所述的时钟延时调节装置，与所述时钟延时调节装置的输入端连接的第一信号源和控制芯片。