CN105634451A - 一种数据时钟恢复电路及其相位插值器 - Google Patents

一种数据时钟恢复电路及其相位插值器 Download PDF

Info

Publication number
CN105634451A
CN105634451A CN201511022184.2A CN201511022184A CN105634451A CN 105634451 A CN105634451 A CN 105634451A CN 201511022184 A CN201511022184 A CN 201511022184A CN 105634451 A CN105634451 A CN 105634451A
Authority
CN
China
Prior art keywords
clock
phase
nmos pass
pass transistor
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201511022184.2A
Other languages
English (en)
Other versions
CN105634451B (zh
Inventor
邰连梁
夏洪锋
徐希
任殿升
陶成
陈�峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Long Xun Semiconductor (hefei) Ltd By Share Ltd
Original Assignee
Long Xun Semiconductor (hefei) Ltd By Share Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Long Xun Semiconductor (hefei) Ltd By Share Ltd filed Critical Long Xun Semiconductor (hefei) Ltd By Share Ltd
Priority to CN201511022184.2A priority Critical patent/CN105634451B/zh
Publication of CN105634451A publication Critical patent/CN105634451A/zh
Priority to US15/220,656 priority patent/US9800234B2/en
Priority to TW105125155A priority patent/TWI622283B/zh
Application granted granted Critical
Publication of CN105634451B publication Critical patent/CN105634451B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0332—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Abstract

本发明公开的数据时钟恢复电路及其相位插值器，通过编码电路根据并行时钟和采样时钟或多相位时钟组对数据控制信号进行两次采样，确定参考数据值；再根据控制单元输出的相位控制信号生成第一编码和第二编码；由多路复用器根据第二编码选择接收的N个相位时钟中的两个进行输出；由时钟混频器根据第一编码接收两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；再由差分转单端放大器将时钟混频器输出的小信号放大成全摆幅信号，供给控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制编码电路来改变相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。

Description

一种数据时钟恢复电路及其相位插值器
技术领域
本发明涉及数据时钟恢复技术领域，尤其涉及一种数据时钟恢复电路及其相位插值器。
背景技术
在串行通信系统的接收端中，数据时钟恢复电路(CDR，ClockandDataRecovery)用于从接收的串行数据流中提取时钟且恢复出数据，CDR的性能直接制约着通信的质量。相位插值器(PI，PhaseInterpolator)用于在CDR中对采样的时钟相位进行调整，以便实现数据的正确采样。能够精确调节时钟相位的PI对于在接收端能否能够正确地恢复出发送端的数据非常重要。
在实际应用中由于工艺和环境温度的影响，在CDR的工作过程中可能会产生相位阶跃，从而导致其抖动性能的下降，直接恶化CDR的动态特性。
发明内容
有鉴于此，本发明提供了一种数据时钟恢复电路及其相位插值器，以解决现有技术中数据时钟恢复电路动态性能差的问题。
一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；
两个多路复用器；每个所述多路复用器的控制端与所述编码电路输出端相连，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；
时钟混频器；所述时钟混频器的控制端与所述编码电路输出端相连，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；
两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
优选的，所述编码电路包括：
第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样；
第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；
第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；
判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；
第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；
第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；
独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；
温度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行温度计码逻辑处理，生成所述第一编码；其中，所述第一编码的最低位为根据所述最低位运算值单独编码生成的。
优选的，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二运算单元用于将权重全部移交至交界相位的一边，改变一次相位；所述独热码逻辑单元用于改变所述第二编码的相位；所述温度计码逻辑单元用于改变所述第一编码的相位。
优选的，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制编码。
优选的，所述时钟混频器包括：M个电流切换单元、第三电阻、第四电阻、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，M为大于1的自然数；
所述第三电阻的一端和所述第四电阻的一端均与电源相连；
所述第三电阻的另一端、所述第一NMOS晶体管的漏极及所述第三NMOS晶体管的漏极相连，连接点作为所述时钟混频器的一个输出端；
所述第四电阻的另一端、所述第二NMOS晶体管的漏极及所述第四NMOS晶体管的漏极相连，连接点作为所述时钟混频器的另一个输出端；
所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第一输出端相连；
所述第三NMOS晶体管和所述第四NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第二输出端相连；
所述第一NMOS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；
所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的接地端均接地。
优选的，所述时钟混频器还包括：M+1个尾电流提供单元、第五电阻、第一开关及第二开关；
M个尾电流提供单元的一端分别与所述M个电流切换单元的接地端一一对应相连；
所述第一开关的一端与所述M个电流切换单元的第一输出端相连；
所述第二开关的一端与所述M个电流切换单元的第二输出端相连；
所述第一开关的另一端、所述第二开关的另一端、所述第五电阻的一端及另一个尾电流提供单元的一端相连；
所述M+1个尾电流提供单元的另一端均接地；
所述第五电阻的另一端与所述电源相连。
优选的，所述电流切换单元包括：第五NMOS晶体管、第六NMOS晶体管及第七NMOS晶体管；其中：
所述第六NMOS晶体管的漏极为所述电流切换单元的第一输出端；
所述第七NMOS晶体管的漏极为所述电流切换单元的第二输出端；
所述第六NMOS晶体管的源极、所述第七NMOS晶体管的源极及所述第五NMOS晶体管的漏极相连；
所述第六NMOS晶体管的栅极及所述第七NMOS晶体管的栅极分别作为所述电流切换单元的两个输入端，接收所述第一编码中两个反向的信号；
所述第五NMOS晶体管的源极接地；所述第五NMOS晶体管的栅极接收偏置电压。
优选的，所述尾电流提供单元为电流源或者电流漏。
优选的，所述多路复用器包括两个选择电路，每个选择电路包括：
N个第一NMOS晶体管；其中每两个第一NMOS晶体管的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；
N/2个第二NMOS晶体管；每个所述第二NMOS晶体管的漏极分别与两个第一NMOS晶体管的源极连接点相连，N/2个所述第二NMOS晶体管的源极相连，栅极分别接收所述第二编码；
源极接地的第三NMOS晶体管；所述第三NMOS晶体管的栅极接收偏置电压，漏极与所述第二NMOS晶体管的源极连接点相连；
与所述选择电路的两个输出端相连的负载元件，用于对接收的N个相位时钟进行摆幅限制。
优选的，所述负载元件包括：第一电阻及第二电阻；其中：
所述第一电阻的一端与所述选择电路的一个输出端相连；
所述第二电阻的一端与所述选择电路的另一个输出端相连；
所述第一电阻的另一端与所述第二电阻的另一端相连，连接点与电源相连。
一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码；
N个时钟混频器；每个所述时钟混频器的控制端与所述编码电路输出端相连，用于接收并根据所述第一编码，选择N个相位时钟中的两个接收并进行加权模拟运算之后生成并输出的新相位时钟；其中，N为大于等于4的偶数；
两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
一种数据时钟恢复电路，包括：
锁相环，用于输出N个相位时钟；其中，N为大于等于4的偶数；
控制单元，用于接收并行时钟及并行数据，生成并输出数据控制信号及相位控制信号；
上述任一所述的数据时钟恢复电路的相位插值器。
优选的，还包括：
接收电路；所述接收电路与所述数据时钟恢复电路的相位插值器的输出端相连，用于接收采样数据及所述数据时钟恢复电路的相位插值器输出的全摆幅信号；
串并转换电路；所述串并转换电路的输入端与所述接收电路的输出端及所述数据时钟恢复电路的相位插值器的输出端相连，用于接收采样数据及所述全摆幅信号，并将所述采样数据进行串并转换，生成所述并行时钟、所述并行数据及采样时钟或者多相位时钟组。
本发明公开的数据时钟恢复电路的相位插值器，通过编码电路根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；由多路复用器接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；由时钟混频器接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；再由差分转单端放大器将所述时钟混频器输出的小信号放大成全摆幅信号，供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制所述编码电路来改变所述相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例公开的数据时钟恢复电路的相位插值器结构示意图；
图2为本发明另一实施例公开的相位时钟与权重之间的对应关系示意图；
图3为本发明另一实施例公开的编码电路中各个数据的时序图；
图4为本发明另一实施例公开的时钟混频器的结构示意图；
图5为本发明另一实施例公开的另一时钟混频器的结构示意图；
图6为本发明另一实施例公开的电流切换单元的结构示意图；
图7为本发明另一实施例公开的多路复用器的结构示意图；
图8为本发明另一实施例公开的数据时钟恢复电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种数据时钟恢复电路的相位插值器，以解决现有技术中数据时钟恢复电路动态性能差的问题。
具体的，如图1所示，所述数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路101；的输入端与所述控制单元相连；
两个多路复用器102；每个多路复用器102的控制端与编码电路101输出端相连；
时钟混频器103；时钟混频器103的控制端与编码电路101输出端相连，时钟混频器103的输入端与多路复用器102的输出端相连；
两个差分转单端放大器104；每个差分转单端放大器104的输入端与时钟混频器103的输出端相连。
编码电路101根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；多路复用器102接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；时钟混频器103接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；差分转单端放大器104将所述时钟混频器输出的小信号放大成全摆幅信号。
具体工作流程为：
以N为8为例进行说明，两个多路复用器102接收的8个相位时钟分别为phase_0、phase_180、phase_90、phase_270、phase_45、phase_225、phase_135和phase_315。
编码电路101根据接收的并行时钟cdr_clk对所述控制单元输出的数据控制信号cdr_code进行采样，根据接收的采样时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号pi_dir进行处理，生成第一编码和第二编码；
首先在系统上电后所述控制单元会复位所述相位插值器的编码电路101，以使编码电路101送出一组希望的第二编码控制多路复用器102去选取两组时钟作为多路复用器102的输出；在具体的实际应用中，编码电路101送出的第二编码可以为8位编码信号，其偶数位和奇数位有均有一位为高电平信号，其他为低电平信号，而且这两位为高电平信号的编码位置上是相邻的。编码为高电平的控制信号将会闭合开关，两组时钟会被选取并放大输出。复位时为高电平信号的两位编码信号为设计时预先设定好的。
然后，被选取的两组时钟CLKA+/-和CLKB+/-将会同时送给时钟混频器103进行加权插值混频，复位时的编码电路101送给时钟混频器103的第一编码(在具体的应用中可以为32位编码信号)为高电平的信号会作为权重的选取信号；在具体的实际应用中，其中的一组希望将被使用加权插值运算的时钟的编码控制信号全为高电平信号，另一组不希望将被使用加权插值运算的时钟的编码控制信号全为低电平信号。此时时钟混频器103只会将一个带全部权重信息的时钟信号放大送出，然后时钟混频器103放大输出信号MIX+/-再送给差分转单端放大器104，差分转单端放大器104主要功能是将时钟混频器放大输出的小信号放大成全摆幅信号CLKP和CLKN，最终送给前端模拟的接收电路使用。复位的目的是保证数据时钟恢复电路整个环路工作在一个确切的一个状态，不至于环路断开。
复位后，当接收电路接收到所述相位插值器送给的时钟信号后，会对串行数据进行采样并将串行数据转变成并行数据，然后再供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步发送信号控制所述相位插值器来改变时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。
本实施例所述的数据时钟恢复电路的相位插值器，编码电路101将所述控制单元输出的数据控制信号和相位控制信号进行编码，变成多路复用器102和时钟混频器103工作时所需要的特殊数字信号(所述第一编码和所述第二编码)，然后控制多路复用器102和时钟混频器103先后无缝协同工作，实现了无突变的平滑过渡；并且差分转单端放大器104输出的所述全摆幅信号，可以供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制编码电路101来改变所述相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。
优选的，所述编码电路包括：
第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样；
第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；
第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；
判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；
第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；
第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；
独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；
温度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行温度计码逻辑处理，生成所述第一编码；其中，所述第一编码的最低位为根据所述最低位运算值单独编码生成的。
优选的，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二运算单元用于将权重全部移交至交界相位的一边，改变一次相位；所述独热码逻辑单元用于改变所述第二编码的相位；所述温度计码逻辑单元用于改变所述第一编码的相位。
具体的工作原理为：
从所述控制单元输出的所述参考数据值cdr_code<6:0>的高三位将会编码成为所述多路复用器的所述第二编码mux_sel<7:0>，去选择将要参与混频的两组输入时钟信号；所述参考数据值cdr_code<6:0>的低四位将会编码成为所述时钟混频器的所述第一编码mix_sel<15:0>(mix_sel_b<15:0>是反向信号)去生成所述新相位时钟。
值得说明的是，所述第一编码的最低位mix_sel<0>(mix_sel_b<0>是反向信号)的码值必须单独进行编码，因为这个最低位码值不仅影响了编码的速度，也影响着时钟象限的平滑转移。该码值在编码时需要额外的控制信号，即代表相位的超前或滞后的相位控制信号pi_dir。所述第一编码的最低位mix_sel<0>的码值根据所述相位控制信号pi_dir和当前的所在象限标志共同来决定编码出的。
所述参考数据值cdr_code<6:0>、所述第二编码mux_sel<7:0>及所述第一编码mix_sel<15:0>的对应关系可以参见表1：
表1参考数据值与第二编码及第一编码的对应关系
cdr_code<6:0> mux_sel<7:0> mix_sel<15:0>
000 0000 0000 0011 0000 0000 0000 0000
000 0001 0000 0011 0000 0000 0000 0010
000 0010 0000 0011 0000 0000 0000 0110
000 0011 0000 0011 0000 0000 0000 1110
| | |
000 1100 0000 0011 0001 1111 1111 1110
000 1101 0000 0011 0011 1111 1111 1110
000 1110 0000 0011 0111 1111 1111 1110
000 1111 0000 0011 1111 1111 1111 1110
001 0000 0000 0011 1111 1111 1111 1111
001 0000 0000 0110 1111 1111 1111 1111
001 0000 0000 0110 1111 1111 1111 1111
001 0001 0000 0110 0111 1111 1111 1111
001 0010 0000 0110 0011 1111 1111 1111
001 0011 0000 0110 0001 1111 1111 1111
| | |
001 1100 0000 0110 0000 0000 0000 1111
001 1101 0000 0110 0000 0000 0000 0111
001 1110 0000 0110 0000 0000 0000 0011
001 1111 0000 0110 0000 0000 0000 0001
根据时钟混频器的权重取值，可以将所述第一编码mix_sel<15:0>和mix_sel_b<15:0>互换，不必重新考虑编码，均在本申请的保护范围内。
图2所示为N个相位时钟与权重的对应关系；当所述判断单元的判断结果为跨象限时，在相位跨界处需要进行特殊处理，首先需要先将权重全部移至交界相位的一边,相位改变一次；再改变多路复用器来换相位，此时权重不在此相位上，权重全在上一步的交界相位上，相位基本不变；最后改变时钟混频器，完成相位跳变，相位改变一次；从整个过程中不难看出，在相位跨界处，相位变化了两次，基本没有损失PI的响应速度。在整个CDR过程中，PI的编码部分实现了只增加一个周期的延迟，基本没有损耗CDR的带宽。
如图3所示的是上述编码算法的具体实现时序图，相位插值器接收到并行时钟cdr_clk和采样快时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>，将会对所述控制单元送达的数据控制信号cdr_code<6:0>及相位控制信号pi_dir进行重新采样，先使用并行时钟cdr_clk对数据采样，保证接口时序的正确，然后使用采样快时钟cdr_fast_clk或者多相位时钟组cdr_bus_clk<3:0>对并行时钟采样后的数据再重新采样，这样在快时钟领域得参考点(所述参考数据值)就确定下来，再根据数控制信号据cdr_code<6:0>及相位控制信号pi_dir对数据进行逻辑编码。首先先将参考数据值的高三位cdr_code_a<6:4>延迟两个周期后得到高三位延迟值cdr_code_b<6:4>，然后和参考数据值的高三位cdr_code_a<6:4>进行简单的异或逻辑判断当前给出的二进制码所代表的象限是否跨界(跨象限)，接着使用这个判定结果信号将参考数据值的低四位cdr_code_a<3:0>逻辑运算得到cdr_code_b<3:0>，进一步逻辑运算得到低四位运算值cdr_code_c<3:0>，同时也使用这个判定结果信号结合相位控制信号pi_dir重新产生数据pre_mixcode_lsb,最后将高三位延迟值cdr_code_b<6:4>、低四位运算值cdr_code_c<3:0>和pre_mixcode_lsb一起送给核心编码电路(所述独热码逻辑单元和所述温度计码逻辑单元)进行编码分别得到最终的编码值mux_sel<7:0>,mix_sel<15:0>、mix_sel_b<15:0>。计入所述编码电路的延时到图3最右侧的虚线所示的时钟沿之前所有电路逻辑要全部完成，若时间不够需要加入触发器，同时时钟也要随之改变，视其具体应用环境而定，均在本申请的保护范围内。
值得说明的是，如果使用的采样快时钟cdr_fast_clk是并行时钟cdr_clk的N倍，则采样快时钟cdr_fast_clk可以被和并行时钟cdr_clk同频的多相位时钟组cdr_bus_clk<N:0>所代替，如果考虑使用并行时钟cdr_clk的话，使用cdr_bus_clk<N-1:0>同样是可以的，均在本申请的保护范围内。
如果不跨界，按不跨界的方式处理；如果跨界，按跨界的方式处理。图3中在跨界的①，②，③三种状态时，关键数据cdr_code_b<3:0>、cdr_code_c<3:0>及pre_mixcode_lsb的具体取值见表2和表3所示：
表2各关键数据的具体取值
表3各关键数据的具体取值
优选的，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制编码。
所述数据控制信号及所述相位控制信号均为二进制编码，不会降低带宽，再经过PI的编码电路即可产生可用码值。
优选的，如图4所示，所述时钟混频器包括：M个电流切换单元、第三电阻R3、第四电阻R4、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4；其中，M为大于1的自然数；
第三电阻R3的一端和第四电阻R4的一端均与电源VDD相连；
第三电阻R3的另一端、第一NMOS晶体管N1的漏极及第三NMOS晶体管N3的漏极相连，连接点作为所述时钟混频器的一个输出端；
第四电阻R4的另一端、第二NMOS晶体管N2的漏极及第四NMOS晶体管N4的漏极相连，连接点作为所述时钟混频器的另一个输出端；
第一NMOS晶体管N1和第二NMOS晶体管N2的源极相连，连接点分别与所述M个电流切换单元的第一输出端a相连；
第三NMOS晶体管N3和第四NMOS晶体管N4的源极相连，连接点分别与所述M个电流切换单元的第二输出端b相连；
第一NMOS晶体管N1的栅极、第二NMOS晶体管N2的栅极、第三NMOS晶体管N3的栅极和第四NMOS晶体管N4的栅极分别作为所述时钟混频器的输入端；
所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的接地端均接地。
所述多路复用器输出的两组时钟其中的CLKA+和CLKB+分别连接的增益管(第一NMOS晶体管N1和第三NMOS晶体管N3)的漏端连接一起MIX-，而CLKA-和CLKB-分别连接的增益管(第二NMOS晶体管N2和第四NMOS晶体管N4)的漏端连接一起MIX+，分别共用一个负载元件(第三电阻R3或者第四电阻R4)，这样确保加权插值混频的时钟的延迟时间是渐近变化的，这个负载元件连接的节点就是时钟混频器的输出节点。
各个增益管连接着代表权重的电流切换单元，这些电流切换单元连接的控制信号(第一编码)来自编码电路，每个电流切换单元均有两个控制信号，而且这两个控制信号是互斥的(如mix_sel<0>与mix_sel_b<0>，或者mix_sel<15>与mix_sel_b<15>)，这样也就保证了所有的电流切换单元所流经的电流加在一起是一个固定电流，这个固定电流中有多少比例的电流流经对应的增益管，也就代表了增益管对应的时钟的权重大小。当来自编码电路输出的控制信号(第一编码)发生改变，两组时钟的权重比例即发生改变，时钟混频器的输出时钟的延迟时间也就随着改变，从而完成加权插值整个过程。
图4所示的电流切换单元以16个为例进行展示，控制电流切换单元的控制信号为32个。电流切换单元个数也可以为其他数量，可以取大于1的自然数，当然也是有极限的，视其具体的应用环境而定。
或者，如图5所示，所述时钟混频器还包括：M+1个尾电流提供单元、第五电阻R5、第一开关S1及第二开关S2；
M个尾电流提供单元的一端分别与所述M个电流切换单元的接地端一一对应相连；
第一开关S1的一端与所述M个电流切换单元的第一输出端a相连；
第二开关S2的一端与所述M个电流切换单元的第二输出端b相连；
第一开关S1的另一端、第二开关S2的另一端、第五电阻R5的一端及另一个尾电流提供单元的一端相连；
所述M+1个尾电流提供单元的另一端均接地；
第五电阻R5的另一端与电源VDD相连。
优选的，如图6所示，图4和图5中的所述电流切换单元包括：第五NMOS晶体管N5、第六NMOS晶体管N6及第七NMOS晶体管N7；其中：
第六NMOS晶体管N6的漏极为所述电流切换单元的第一输出端a；
第七NMOS晶体管N7的漏极为所述电流切换单元的第二输出端b；
第六NMOS晶体管N6的源极、第七NMOS晶体管N7的源极及第五NMOS晶体管N5的漏极相连；
第六NMOS晶体管N6的栅极及第七NMOS晶体管N7的栅极分别作为所述电流切换单元的两个输入端，接收所述第一编码中两个反向的信号；
第五NMOS晶体管N5的源极接地；第五NMOS晶体管N5的栅极接收偏置电压。
电流切换单元电路如图6所示，该单元电路主要由3个NMOS管组成(第五NMOS晶体管N5、第六NMOS晶体管N6及第七NMOS晶体管N7)，其中第五NMOS晶体管N5为电流管用于提供加权的电流，第六NMOS晶体管N6及第七NMOS晶体管N7为开关切换管用于切换电流管的电流方向。对于一个单元电路来说，当编码电路送来一对互斥的控制信号时，比如mix_sel为高电平信号，mix_sel_b为低电平信号，则第六NMOS晶体管N6闭合，第七NMOS晶体管N7断开，第六NMOS晶体管N6所对应的时钟的权重将会增加一个，第七NMOS晶体管N7所对应的时钟的权重减少增加一个，导致相位插值器输出时钟位置会向第六NMOS晶体管N6所对应的时钟移动，也意味着输出时钟的位置超前，反之滞后。这里选取的参考时钟是不变。
图5所示的所述时钟混频器采用图6的电流切换单元，可以有效提高PI的线性度，并针对传统的线性电流加权混频方法进行了修正，采用了非线性电流加权混频方法可以进一步提高了PI的线性度。达到了降低周期到周期抖动的目的，从而降低了误码率，提高了基于PI方式的自适应均衡技术的性能。
对于一个PI，其归一化的权重用A1、A2表示，混频的两个相位时钟用sin(ωT)和sin(ωT-φd)，混频后的时钟为：
CLK P I = A 1 s i n ( &omega; T ) + A 2 s i n ( &omega; T - &phi; d ) = p 2 + q 2 s i n ( &omega; T - &phi; P I )
其中的p＝A1+A2cosφd，q＝A2sinφd，tanφPI＝q/p；
此处φd＝45°，如果等间隔分成16等分后，则tanφPI取值范围为[0,tan((45°/16)*(16-a))],(a∈[0,16])，结合A1+A2＝1求取线性补偿后的权重A1、A2的取值，最后根据实际使用总电流将归一化的权重转化为每个电流切换单元电路需要的电流，经计算补偿后的电流值成对称(图5中给出的最终计算值按最大电流1mA为准)。
图5所示的所述时钟混频器还给出了进一步提高线性的电荷充电的补偿方法，其原理为：当电流切换单元里的电流全部都流向两个输入时钟信号中的一个时，一组输入时钟信号具有全部的权重，另一组输入时钟信号没有权重，这个时候没有权重的输入时钟信号在权重全部变为0的过程会对输出有扰动，因为图4中的第一NMOS晶体管N1、第二NMOS晶体管N2(或者第三NMOS晶体管N3、第四NMOS晶体管N4)从饱和工作区突然变为线性区，会使得输出节点电势降低，从而影响了最终输出，在权重全部变为0的过程，闭合第一开关S1(或者第二开关S2)，断开第二开关S2(或者第一开关S1)，使得节点Vcomp对节点A(B)进行充电，这个节点Vcomp的设置一般小于输出节点的最小信号电压，这样节点A(B)的电势将会得到一定的补偿，解决了第一NMOS晶体管N1、第二NMOS晶体管N2(或者第三NMOS晶体管N3、第四NMOS晶体管N4)的沟道漏电的难题，从而进一步提高了线性度。
优选的，所述尾电流提供单元为电流源或者电流漏。
在具体的实际应用中，各个所述尾电流提供单元提供的电流不做具体限定，多个所述电流切换单元接收到的电流可以依次为68.1uA、65.7uA、63.8uA、62.3uA、61uA、60.2uA、59.6uA及59.3uA等等，此处不再一一赘述，视其具体应用环境而定。
优选的，多路复用器102包括两个选择电路，每个选择电路如图7所示，包括：
N个第一NMOS晶体管N1；其中每两个第一NMOS晶体管N1的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；
N/2个第二NMOS晶体管N2；每个第二NMOS晶体管N2的漏极分别与两个第一NMOS晶体管N1的源极连接点相连，N/2个第二NMOS晶体管N2的源极相连，栅极分别接收所述第二编码；
源极接地的第三NMOS晶体管N3；第三NMOS晶体管N3的栅极接收偏置电压，漏极与第二NMOS晶体管N3的源极连接点相连；
与所述选择电路的两个输出端相连的负载元件120，用于对接收的N个相位时钟进行摆幅限制。
优选的，如图7所示，负载元件120包括：第一电阻R1及第二电阻R2；其中：
第一电阻R1的一端与所述选择电路的一个输出端相连；
第二电阻R2的一端与所述选择电路的另一个输出端相连；
第一电阻R1的另一端与第二电阻R2的另一端相连，连接点与电源VDD相连。
两个多路复用器102输入的多相位时钟以8个时钟phase_0、phase_180、phase_45、phase_225、phase_90、phase_270、phase_135和phase_315为例进行说明，图7仅为其中的一个多路复用器102，接收phase_0、phase_180、phase_90、phase_270、mux_sel<0>、mux_sel<2>、mux_sel<4>和mux_sel<6>，另一个多路复用器102接收的是phase_45、phase_225、phase_135、phase_315、mux_sel<1>、mux_sel<3>、mux_sel<5>和mux_sel<7>，与图7结构相同，此处不再赘述。
在复位时编码电路送给的编码信号只有mux_sel<1>和mux_sel<0>为高电平，其余的mux_sel<7:2>全为低电平。当编码信号到达时，图7中接收mux_sel<1>或mux_sel<0>的第二NMOS晶体管N2会闭合，phase_0/phase_180,phase_45/phase_225将会被多路复用器放大输出。图7中的nbias为偏置电压。
负载元件120可以将输入的多相位时钟经过多路复用器102之后限制在一定的摆幅范围内，适当的改变多路复用器102和时钟混频器103二者的输出节点的RC时间常数，从而可以送给时钟混频器103实现较宽频率范围(100M—2GHz)内进行相位插值。
第一电阻R1及第二电阻R2构成了负载元件120，其作用是将输入的多相位时钟经过所述多路复用器之后限制在一定的摆幅范围内，同时可以应用在较高的速度上。其中第二NMOS晶体管N2均为开关管，第一NMOS晶体管N1均为增益管。图7所示，以开关管是设置在增益管下面为例进行展示，在具体的应用中也可以将开关管置于增益管得上面，优点是减少增益管的米勒效应，即减少输出信号对输入信号的回馈影响，均在本申请的保护范围内。
本实施例中给出的多相位时钟输入为8个时钟，控制信号也为8个。多相位时钟输入的个数也可以为其他数量，可以取4、6、8…N大于4的偶数，N/2为奇数时，多相位时钟输入的使用接法有些特别之处，同样在本发明的保护范围内。
本发明另一实施例还提供了另外一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码；
N个时钟混频器；每个所述时钟混频器的控制端与所述编码电路输出端相连，用于接收并根据所述第一编码，选择N个相位时钟中的两个接收并进行加权模拟运算之后生成并输出的新相位时钟；其中，N为大于等于4的偶数；
两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
本实施例与上述实施例的区别在于：省去了上述实施例中的多路复用器，可以将时钟混频器多使用几路来替代多路复用器，N个所述时钟混频器则具备所述多路复用器的功能，适用于较低的工作频率，但是带来的代价是面积会增大。上述实施例中使用了多路复用器，适用于较高的工作频率，节省了所述相位插值器的面积，提高线性度，使得应用的频率范围变宽。两者均在本申请的保护范围内，此处不做具体限定。
其中，所述编码电路及所述时钟混频器均可采用上述实施例所述的具体实现形式，此次不再一一赘述。
本发明另一实施例还提供了一种数据时钟恢复电路，如图8所示，包括：
锁相环201、控制单元202及上述实施例任一所述的数据时钟恢复电路的相位插值器203。
其中，锁相环201用于输出N个相位时钟；其中，N为大于等于4的偶数；
控制单元202用于接收并行时钟及并行数据，生成并输出数据控制信号及相位控制信号；
数据时钟恢复电路的相位插值器203与上述实施例所述的数据时钟恢复电路的相位插值器的结构及原理均相同，此处不再一一赘述。
优选的，如图8所示，所述数据时钟恢复电路还包括：
接收电路204；接收电路204与数据时钟恢复电路的相位插值器203的输出端相连；
串并转换电路205；串并转换电路205的输入端与接收电路204的输出端及数据时钟恢复电路的相位插值器203的输出端相连。
其中，接收电路204用于接收采样数据及所述数据时钟恢复电路的相位插值器输出的全摆幅信号；
串并转换电路205用于接收采样数据及所述全摆幅信号，并将所述采样数据进行串并转换，生成所述并行时钟、所述并行数据及采样时钟或者多相位时钟组。
具体的结构和工作原理与上述实施例相同，此处不再赘述。
对于同源的多通道传输系统，其传输过程中会伴随着和数据速率有一定比例关系的同源时钟，这样在接收端的数据时钟恢复过程中只需考虑时钟和数据之间的瞬时位置偏移，采用时钟混相的PI可以时时来改变时钟的相位位置，从而修正时钟与数据之间的偏移距离，即可达到最佳位置采样数据的目的。
对于不同源的多通道传输系统，其传输过程中不会伴随着和数据速率有一定比例关系的同源时钟，这样在接收端的数据时钟恢复过程中不仅需考虑时钟和数据之间的瞬时位置偏移，而且要考虑长时间频偏的影响，采用高速PI可以时时来改变时钟的相位位置，从而修正时钟与数据之间的偏移距离，达到最佳位置采样数据的目的。在CDR的环路中，CDR的控制单元作为整个环路的判断控制中心，用来控制PI调整相位的控制信号一般都交给CDR的控制单元来完成，随着数据通道数量和混频相位数量的增加，这些控制信号将会变得繁复，给后期的版图设计带来难度，且时序将不易控制，需要耗费更多的走线面积。
本申请中所述的数据时钟恢复电路，能够适用于不同源的多通道传输系统，针对繁复的控制信号而发明的所述编码电路，可以降低后期的版图设计难度，使得时序易于控制，从而降低成本；同样无需复杂的象限边界控制单元去检测边界跨越难题，避免了相位阶跃的缺陷，实现了象限的平滑转移。所述编码电路采用了高速时钟或者多相位时钟来实现快速编码功能，很大提高了的PI的跳变速度，使得PI在整个CDR环路中体现了一个运算逻辑时钟的延迟，但最终使得整个CDR环路的带宽有个较大提高，使得频率跟踪的能力也随之提高。本发明可以满足正负约6000ppm频偏的跟踪指标，理论最大可满足正负约12000ppm频偏的跟踪指标，实现了任意最大跨度40°左右的跳变且在一个并行时钟周期内。
另外，针对PI的典型的非线性而提出的所述电流切换单元，可以有效提高PI的线性度以及电流的切换速度，并针对传统的线性电流加权混频方法进行了修正，采用了非线性电流加权混频方法可以进一步提高了PI的线性度。达到了降低周期到周期抖动的目的，从而降低了误码率，提高了基于PI方式的自适应均衡技术的性能。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种数据时钟恢复电路的相位插值器，其特征在于，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码和第二编码；
两个多路复用器；每个所述多路复用器的控制端与所述编码电路输出端相连，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；
时钟混频器；所述时钟混频器的控制端与所述编码电路输出端相连，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；
两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
2.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述编码电路包括：
第一采样单元，用于根据接收的所述并行时钟对所述控制单元输出的所述数据控制信号进行采样，生成采样信号；
第二采样单元，用于根据接收的所述采样时钟或者所述多相位时钟组对所述采样信号进行采样，确定所述参考数据值；
第一延迟单元，用于将所述参考数据值的高三位延迟所述并行时钟的两个周期，得到高三位延迟值；
判断单元，用于根据所述参考数据值的高三位和所述高三位延迟值进行逻辑处理，并判断是否跨象限；
第一运算单元，用于根据所述判断单元的判断结果及所述参考数据值的低四位进行逻辑运算，得到低四位运算值；
第二运算单元，用于根据所述判断单元的判断结果及所述控制单元输出的所述相位控制信号，得到最低位运算值；
独热码逻辑单元，用于根据所述高三位延迟值进行独热码逻辑处理，生成所述第二编码；
温度计码逻辑单元，用于根据所述低四位运算值及所述最低位运算值进行温度计码逻辑处理，生成所述第一编码；其中，所述第一编码的最低位为根据所述最低位运算值单独编码生成的。
3.根据权利要求2所述的数据时钟恢复电路的相位插值器，其特征在于，当所述判断单元的判断结果为跨象限时，所述第一运算单元及所述第二运算单元用于将权重全部移交至交界相位的一边，改变一次相位；所述独热码逻辑单元用于改变所述第二编码的相位；所述温度计码逻辑单元用于改变所述第一编码的相位。
4.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述控制单元输出的所述数据控制信号及所述相位控制信号均为二进制编码。
5.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述时钟混频器包括：M个电流切换单元、第三电阻、第四电阻、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，M为大于1的自然数；
所述第三电阻的一端和所述第四电阻的一端均与电源相连；
所述第三电阻的另一端、所述第一NMOS晶体管的漏极及所述第三NMOS晶体管的漏极相连，连接点作为所述时钟混频器的一个输出端；
所述第四电阻的另一端、所述第二NMOS晶体管的漏极及所述第四NMOS晶体管的漏极相连，连接点作为所述时钟混频器的另一个输出端；
所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第一输出端相连；
所述第三NMOS晶体管和所述第四NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第二输出端相连；
所述第一NMOS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；
所述M个电流切换单元的输入端分别接收所述第一编码，所述M个电流切换单元的接地端均接地。
6.根据权利要求5所述的数据时钟恢复电路的相位插值器，其特征在于，所述时钟混频器还包括：M+1个尾电流提供单元、第五电阻、第一开关及第二开关；
M个尾电流提供单元的一端分别与所述M个电流切换单元的接地端一一对应相连；
所述第一开关的一端与所述M个电流切换单元的第一输出端相连；
所述第二开关的一端与所述M个电流切换单元的第二输出端相连；
所述第一开关的另一端、所述第二开关的另一端、所述第五电阻的一端及另一个尾电流提供单元的一端相连；
所述M+1个尾电流提供单元的另一端均接地；
所述第五电阻的另一端与所述电源相连。
7.根据权利要求5或6所述的数据时钟恢复电路的相位插值器，其特征在于，所述电流切换单元包括：第五NMOS晶体管、第六NMOS晶体管及第七NMOS晶体管；其中：
所述第六NMOS晶体管的漏极为所述电流切换单元的第一输出端；
所述第七NMOS晶体管的漏极为所述电流切换单元的第二输出端；
所述第六NMOS晶体管的源极、所述第七NMOS晶体管的源极及所述第五NMOS晶体管的漏极相连；
所述第六NMOS晶体管的栅极及所述第七NMOS晶体管的栅极分别作为所述电流切换单元的两个输入端，接收所述第一编码中两个反向的信号；
所述第五NMOS晶体管的源极接地；所述第五NMOS晶体管的栅极接收偏置电压。
8.根据权利要求5或6所述的数据时钟恢复电路的相位插值器，其特征在于，所述尾电流提供单元为电流源或者电流漏。
9.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述多路复用器包括两个选择电路，每个选择电路包括：
N个第一NMOS晶体管；其中每两个第一NMOS晶体管的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；
N/2个第二NMOS晶体管；每个所述第二NMOS晶体管的漏极分别与两个第一NMOS晶体管的源极连接点相连，N/2个所述第二NMOS晶体管的源极相连，栅极分别接收所述第二编码；
源极接地的第三NMOS晶体管；所述第三NMOS晶体管的栅极接收偏置电压，漏极与所述第二NMOS晶体管的源极连接点相连；
与所述选择电路的两个输出端相连的负载元件，用于对接收的N个相位时钟进行摆幅限制。
10.根据权利要求9所述的数据时钟恢复电路的相位插值器，其特征在于，所述负载元件包括：第一电阻及第二电阻；其中：
所述第一电阻的一端与所述选择电路的一个输出端相连；
所述第二电阻的一端与所述选择电路的另一个输出端相连；
所述第一电阻的另一端与所述第二电阻的另一端相连，连接点与电源相连。
11.一种数据时钟恢复电路的相位插值器，其特征在于，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：
编码电路；所述编码电路的输入端与所述控制单元相连，用于根据接收的并行时钟对所述控制单元输出的数据控制信号进行采样，生成采样信号，根据接收的采样时钟或者多相位时钟组对所述采样信号进行采样，确定参考数据值；根据所述参考数据值和所述控制单元输出的相位控制信号进行处理，生成第一编码；
N个时钟混频器；每个所述时钟混频器的控制端与所述编码电路输出端相连，用于接收并根据所述第一编码，选择N个相位时钟中的两个接收并进行加权模拟运算之后生成并输出的新相位时钟；其中，N为大于等于4的偶数；
两个差分转单端放大器；每个所述差分转单端放大器的输入端与所述时钟混频器的输出端相连，用于将所述时钟混频器输出的小信号放大成全摆幅信号。
12.一种数据时钟恢复电路，其特征在于，包括：
锁相环，用于输出N个相位时钟；其中，N为大于等于4的偶数；
控制单元，用于接收并行时钟及并行数据，生成并输出数据控制信号及相位控制信号；
权利要求1至11任一所述的数据时钟恢复电路的相位插值器。
13.根据权利要求12所述的数据时钟恢复电路，其特征在于，还包括：
接收电路；所述接收电路与所述数据时钟恢复电路的相位插值器的输出端相连，用于接收采样数据及所述数据时钟恢复电路的相位插值器输出的全摆幅信号；
串并转换电路；所述串并转换电路的输入端与所述接收电路的输出端及所述数据时钟恢复电路的相位插值器的输出端相连，用于接收采样数据及所述全摆幅信号，并将所述采样数据进行串并转换，生成所述并行时钟、所述并行数据及采样时钟或者多相位时钟组。
CN201511022184.2A 2015-12-29 2015-12-29 一种数据时钟恢复电路及其相位插值器 Active CN105634451B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201511022184.2A CN105634451B (zh) 2015-12-29 2015-12-29 一种数据时钟恢复电路及其相位插值器
US15/220,656 US9800234B2 (en) 2015-12-29 2016-07-27 Clock and data recovery circuit and phase interpolator therefor
TW105125155A TWI622283B (zh) 2015-12-29 2016-08-08 一種資料時鐘恢復電路及其相位內插器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511022184.2A CN105634451B (zh) 2015-12-29 2015-12-29 一种数据时钟恢复电路及其相位插值器

Publications (2)

Publication Number Publication Date
CN105634451A true CN105634451A (zh) 2016-06-01
CN105634451B CN105634451B (zh) 2018-08-28

Family

ID=56049068

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511022184.2A Active CN105634451B (zh) 2015-12-29 2015-12-29 一种数据时钟恢复电路及其相位插值器

Country Status (3)

Country Link
US (1) US9800234B2 (zh)
CN (1) CN105634451B (zh)
TW (1) TWI622283B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107104660A (zh) * 2017-06-20 2017-08-29 新港海岸(北京)科技有限公司 一种相位插值器
CN107689792A (zh) * 2017-09-15 2018-02-13 北京华大九天软件有限公司 一种高线性低电压相位内插电路
CN108092649A (zh) * 2018-01-03 2018-05-29 龙迅半导体（合肥）股份有限公司 一种相位插值器和相位插值器的控制方法
CN108134605A (zh) * 2016-11-30 2018-06-08 三星电子株式会社 相位插值器以及包括相位插值器的装置
CN108900181A (zh) * 2018-07-02 2018-11-27 天津芯海创科技有限公司 时钟延时调节装置和时钟延时调节系统
CN110995212A (zh) * 2019-12-19 2020-04-10 成都海光微电子技术有限公司 一种集成电路器件、相位插值器、接口电路及电子设备
CN112202426A (zh) * 2020-10-16 2021-01-08 中国科学院微电子研究所 应用于多速率的高线性度的相位插值器及采用其的电路
CN112350694A (zh) * 2020-10-30 2021-02-09 上海兆芯集成电路有限公司 相位插值器
CN114363734A (zh) * 2020-10-12 2022-04-15 华为技术有限公司 一种时钟数据恢复方法、输入输出装置及光线路终端
WO2023016292A1 (en) * 2021-08-09 2023-02-16 Huawei Technologies Co., Ltd. System and method for recovering a clock signal
CN117040496A (zh) * 2023-09-28 2023-11-10 南京沁恒微电子股份有限公司 一种高速多比特相位插值器及其相位移动方法
CN112202426B (zh) * 2020-10-16 2024-05-10 中国科学院微电子研究所 应用于多速率的高线性度的相位插值器及采用其的电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10484167B2 (en) * 2018-03-13 2019-11-19 Xilinx, Inc. Circuit for and method of receiving a signal in an integrated circuit device
KR20210125799A (ko) 2020-04-09 2021-10-19 에스케이하이닉스 주식회사 지연 회로 및 위상 보간기
US11502813B2 (en) * 2020-04-09 2022-11-15 SK Hynix Inc. Clock generator circuit and integrated circuit including the same
CN115102553B (zh) * 2022-08-26 2022-12-23 深圳市汇顶科技股份有限公司 二进制码转温度计码的装置和电子设备
TWI831630B (zh) * 2023-03-06 2024-02-01 瑞昱半導體股份有限公司 轉相控制器與轉相控制方法
CN116505928B (zh) * 2023-06-28 2023-09-22 牛芯半导体(深圳)有限公司 应用于tx时钟的缓冲器电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080107212A1 (en) * 2006-11-08 2008-05-08 Steven John Baumgartner Method for Implementing Phase Rotator Circuits and Phase Rotator Circuit With Embedded Polyphase Filter Network Stage
CN101310440A (zh) * 2005-12-27 2008-11-19 英特尔公司 相位内插器
CN103036535A (zh) * 2011-09-29 2013-04-10 凌阳科技股份有限公司 相位内插电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759881B2 (en) * 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US7069458B1 (en) * 2002-08-16 2006-06-27 Cypress Semiconductor Corp. Parallel data interface and method for high-speed timing adjustment
KR100839502B1 (ko) * 2006-08-26 2008-06-19 삼성전자주식회사 온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프
US8045666B2 (en) * 2007-03-22 2011-10-25 Intel Corporation Spread spectrum clock generator
JP5146340B2 (ja) * 2009-01-30 2013-02-20 富士通セミコンダクター株式会社 Ａ／ｄ変換器
US8798217B2 (en) * 2010-11-03 2014-08-05 Qualcomm Incorporated Method and digital circuit for recovering a clock and data from an input signal using a digital frequency detection
US9461655B2 (en) * 2012-06-20 2016-10-04 Synopsys, Inc. Phase interpolator with phase traversing for delay-locked loop
US9385859B2 (en) * 2013-12-27 2016-07-05 Realtek Semiconductor Corp. Multi-lane serial data link receiver and method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101310440A (zh) * 2005-12-27 2008-11-19 英特尔公司 相位内插器
US20080107212A1 (en) * 2006-11-08 2008-05-08 Steven John Baumgartner Method for Implementing Phase Rotator Circuits and Phase Rotator Circuit With Embedded Polyphase Filter Network Stage
CN103036535A (zh) * 2011-09-29 2013-04-10 凌阳科技股份有限公司 相位内插电路

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108134605B (zh) * 2016-11-30 2021-08-17 三星电子株式会社 相位插值器以及包括相位插值器的装置
CN108134605A (zh) * 2016-11-30 2018-06-08 三星电子株式会社 相位插值器以及包括相位插值器的装置
CN107104660B (zh) * 2017-06-20 2023-04-25 新港海岸(北京)科技有限公司 一种相位插值器
CN107104660A (zh) * 2017-06-20 2017-08-29 新港海岸(北京)科技有限公司 一种相位插值器
CN107689792A (zh) * 2017-09-15 2018-02-13 北京华大九天软件有限公司 一种高线性低电压相位内插电路
CN107689792B (zh) * 2017-09-15 2020-04-07 北京华大九天软件有限公司 一种高线性低电压相位内插电路
CN108092649A (zh) * 2018-01-03 2018-05-29 龙迅半导体（合肥）股份有限公司 一种相位插值器和相位插值器的控制方法
CN108900181A (zh) * 2018-07-02 2018-11-27 天津芯海创科技有限公司 时钟延时调节装置和时钟延时调节系统
CN108900181B (zh) * 2018-07-02 2022-07-29 天津芯海创科技有限公司 时钟延时调节装置和时钟延时调节系统
CN110995212B (zh) * 2019-12-19 2021-08-24 成都海光微电子技术有限公司 一种集成电路器件、相位插值器、接口电路及电子设备
CN110995212A (zh) * 2019-12-19 2020-04-10 成都海光微电子技术有限公司 一种集成电路器件、相位插值器、接口电路及电子设备
CN114363734A (zh) * 2020-10-12 2022-04-15 华为技术有限公司 一种时钟数据恢复方法、输入输出装置及光线路终端
CN114363734B (zh) * 2020-10-12 2023-06-20 华为技术有限公司 一种时钟数据恢复方法、输入输出装置及光线路终端
CN112202426A (zh) * 2020-10-16 2021-01-08 中国科学院微电子研究所 应用于多速率的高线性度的相位插值器及采用其的电路
CN112202426B (zh) * 2020-10-16 2024-05-10 中国科学院微电子研究所 应用于多速率的高线性度的相位插值器及采用其的电路
CN112350694A (zh) * 2020-10-30 2021-02-09 上海兆芯集成电路有限公司 相位插值器
WO2023016292A1 (en) * 2021-08-09 2023-02-16 Huawei Technologies Co., Ltd. System and method for recovering a clock signal
US11675386B2 (en) 2021-08-09 2023-06-13 Huawei Technologies Co., Ltd. System and method for recovering a clock signal
CN117040496A (zh) * 2023-09-28 2023-11-10 南京沁恒微电子股份有限公司 一种高速多比特相位插值器及其相位移动方法
CN117040496B (zh) * 2023-09-28 2023-12-19 南京沁恒微电子股份有限公司 一种高速多比特相位插值器及其相位移动方法

Also Published As

Publication number Publication date
TWI622283B (zh) 2018-04-21
CN105634451B (zh) 2018-08-28
US20170187361A1 (en) 2017-06-29
US9800234B2 (en) 2017-10-24
TW201724797A (zh) 2017-07-01

Similar Documents

Publication Publication Date Title
CN105634451A (zh) 一种数据时钟恢复电路及其相位插值器
US7409012B2 (en) Modulator and signaling method
CN102668386B (zh) Rf信号生成电路以及无线发送机
US7545188B1 (en) Multiphase clock generator
CN108604895B (zh) 相位内插器和实施相位内插器的方法
US6977602B1 (en) Wide band digital to analog converters and methods, including converters with selectable impulse response
US10476707B2 (en) Hybrid half/quarter-rate DFE
CN106027037B (zh) 一种高线性度的数控相位插值器
CN106656116A (zh) 高线性度的相位插值器
KR20200127241A (ko) 집적 회로 디바이스에서 신호를 수신하기 위한 회로 및 신호를 수신하는 방법
US6611218B1 (en) Transmitter with multiphase data combiner for parallel to serial data conversion
EP3216128B1 (en) Digital-to-phase converter
JP2011097314A (ja) 多相クロック発生回路
CN103907288B (zh) 数模转换器
US8427208B2 (en) Phase interpolator and semiconductor circuit device
CN105874715A (zh) 相位内插和旋转装置和方法
US10320332B2 (en) Octagonal phase rotators
US7956785B2 (en) Return to zero digital to analog converter and converting method thereof
TWI325688B (en) A dynamic input setup/hold time improvement architecture
CN102714502B (zh) A/d转换电路
CN104617948B (zh) 有源幅相控制电路
CN105991112B (zh) 一种数据时钟恢复电路及其相位插值器
CN111919387B (zh) 具有用于相位检测和相位插值的加权输出段的动态加权异或门
US10075174B1 (en) Phase rotator apparatus
CN104821808A (zh) 相位插值器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant