CN107689792A - 一种高线性低电压相位内插电路 - Google Patents

一种高线性低电压相位内插电路 Download PDF

Info

Publication number
CN107689792A
CN107689792A CN201710831623.7A CN201710831623A CN107689792A CN 107689792 A CN107689792 A CN 107689792A CN 201710831623 A CN201710831623 A CN 201710831623A CN 107689792 A CN107689792 A CN 107689792A
Authority
CN
China
Prior art keywords
current
voltage
control
multiplier
groups
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710831623.7A
Other languages
English (en)
Other versions
CN107689792B (zh
Inventor
徐震
唐重林
刘寅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Empyrean Technology Co Ltd
Original Assignee
Beijing CEC Huada Electronic Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing CEC Huada Electronic Design Co Ltd filed Critical Beijing CEC Huada Electronic Design Co Ltd
Priority to CN201710831623.7A priority Critical patent/CN107689792B/zh
Publication of CN107689792A publication Critical patent/CN107689792A/zh
Application granted granted Critical
Publication of CN107689792B publication Critical patent/CN107689792B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种高线性低电压相位内插电路，包括：状态机、偏置生成单元、电流舵数模转换器、电流电压转换模块、主复用器、副电流舵数模转换器、副电流电压转换模块、副复用器，以及乘法器。状态机，其输出控制码控制电流舵数模转换器、副电流舵数模转换器输出差分控制电流；偏置生成单元，其向电流舵数模转换器、副电流舵数模转换器和乘法器提供偏置电流；电流电压转换模块、副电流电压转换模块分别将差分控制电流转化为控制电压；主复用器、副复用器，分别接受控制码的控制，对控制电压进行选择；乘法器，其根据控制电压以及锁相环输出的时钟信号，输出相位内插电路时钟信号。本发明能够提高相位内插电路的线性度，以及消除高次谐波引入的非线性。

Description

一种高线性低电压相位内插电路
技术领域
本发明涉及一种串行、解串器，特别是涉及一种串行、解串器接收端时钟数据恢复中的相位内插电路。
背景技术
在串行信号通信中，随着传输信号速率的不断提高，对SERDES(SERializer/DESerializer；串行、解串器)接收端时钟数据恢复(Clock and Data Recovery，CDR)电路提出更高的设计要求。其中，结合多相位时钟输出的锁相环(Phase Locked Loop，PLL)与相位内插电路(Phase Interpolator，PI)的双环(Dual Loop)结构时钟数据恢复(CDR)电路越来越多的被采用。
其中，相位内插电路(PI)的设计原理，是基于相位处于正交信号之间的任意一个分量，可以近似由正交信号的线性组合表示。图1为现有技术中相位内插电路原理示意图，如图1所示，
XI＝Asin(ωt)，
XQ＝Asin(ωt-π/2)＝-Acos(ωt)，Y＝Asin(ωt-θ)＝Asinωt*cosθ-Acosωt*sinθ＝XIcosθ+XQsinθ＝αXI+βXQ，
其中α＝cosθ，β＝sinθ，α2+β2＝1。一般设计中满足α+β＝1即可。
图2为传统的相位内插电路结构图，如图2所示，在传统相位内插电路中，由锁相环(PLL)输出的多相位时钟信号clkIp/clkIn和clkQp/clkQn被输入到MOS管M3/M4/M5/M6的栅极，由数字模拟转换器(Digital to Analog Converter，DAC)输出的差分电流通过输入代码(code)的控制分别进入不同的差分对，完成相位插值功能。其中，由输入时钟控制的MOS管M3/M4/M5/M6功能可以由符号函数(sign function，sgn)近似，符号函数的傅里叶变换表达式为：
符号函数的傅里叶展开式包含输入时钟信号的三次、五次等谐波分量。输出信号Y＝αXI+βXQ＝α*sgn(Asin(ωt))+β*sgn(Asin(ωt-π/2))，包含了输入时钟的高次谐波分量，在输出端引入非线性，影响相位内插电路的线性度。
由于传统相位内插电路结构的层叠器件比较多，导致MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor；金属-氧化物-半导体场效晶体管)电压裕度不足，不适合低电源电压的应用。此外，传统相位内插电路负载的结构选择面临线性度和电压裕度的折中。若采用电阻负载，由于片上电阻精度不够引入失配，进而恶化线性度。若采用二极管连接的MOSFET作为负载，虽然可以解决失配问题，但是需要至少消耗一个阈值电压的电压裕度，不适合低电源电压的应用。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种解决相位内插电路(PI)中线性度和低电源电压下工作问题的应用于SERDES接收端时钟数据恢复中的高线性低电压相位内插电路。其中，通过引入多相位时钟，抵消高阶谐波分量，提高相位内插电路(PI)的线性度。通过采用数字模拟转换器(DAC)、电流电压转换模块(I2V module)、复用器(Multiplexer，MUX)和乘法器(Multiplier)折叠组合结构，来解决低电源电压下电压裕度不足的问题。通过在乘法器中采用分裂电流方法的负载，避免由负载引入的非线性和额外的电压裕度消耗。
为实现上述目的，本发明提供的一种高线性低电压相位内插电路，包括：状态机、偏置生成单元、电流舵数模转换器、电流电压转换模块、主复用器、副电流舵数模转换器、副电流电压转换模块、副复用器，以及乘法器，其特征在于，
所述状态机，其输出控制码控制所述电流舵数模转换器、所述副电流舵数模转换器输出差分控制电流；
所述偏置生成单元，其向所述电流舵数模转换器、所述副电流舵数模转换器和所述乘法器提供偏置电流；
所述电流电压转换模块、所述副电流电压转换模块分别将所述差分控制电流转化为控制电压；
所述主复用器、所述副复用器，分别接受控制码的控制，对控制电压进行选择；
所述乘法器，其根据控制电压以及锁相环输出的时钟信号，输出相位内插电路时钟信号。
进一步地，所述偏置生成单元，其向所述副电流舵数模转换器提供的最低有效位电流是向所述电流舵数模转换器提供的最低有效位电流的0.7倍。
进一步地，所述主复用器、所述副复用器，接受控制码的高两位控制，选通四组不同的控制电压。
进一步地，所述主复用器、所述副复用器输出的电压控制所述乘法器的尾电流源，所述锁相环输出的时钟信号控制所述乘法器的差分对管。
进一步地，所述主复用器输出的四组控制电压和锁相环输出的四组正交时钟信号分别控制所述乘法器的尾电流源和差分对管，有效避免了由采用多级金属-氧化物-半导体场效晶体管堆叠电路结构造成的电压裕度不足的问题。
进一步地，所述四组正交时钟信号为clk0/clk180、clk90/clk270、clk180/clk0、及clk270/clk90，相位内插电路属于四象限相位内插电路，由所述主复用器根据所述控制码选通在所述乘法器中与所述四组正交时钟信号对应的所述尾电流源，以实现在四象限内切换。
进一步地，所述乘法器的负载采用分裂电流方法，将二极管连接的金属-氧化物-半导体场效晶体管和固定偏置的电流源并联组成，其中，电流源的偏置是由所述偏置生成单元提供，保证与所述乘法器的所述尾电流源成比例，以减小过驱动电压，进而减小了消耗的电压裕度。
进一步地，所述乘法器是由八组相同尺寸开关对管的差分放大器并联构成，共用负载。
进一步地，所述主复用器和所述副复用器的结构相同，以保证同时选通对应于所述四组正交时钟的尾电流源的四组控制电压和对应于相位与所述四组正交时钟相差±π/4的另四组正交时钟的尾电流源的另四组控制电压。
进一步地，在所述乘法器中，由所述四组正交时钟控制的差分对管所对应的尾电流源，由所述四组控制电压直接控制。
进一步地，所述乘法器还包括四个复用器；在所述乘法器中，由所述另四组正交时钟控制的差分对管所对应的尾电流源，由所述四个复用器根据所述状态机输出的控制码对应选通所述另四组控制电压的组合。
进一步地，通过所述副复用器和所述乘法器中的所述逻辑模块的控制，来保证所选择的所述四组正交信号与和所述另四组正交信号的相位分量的幅度保持倍关系，以消除所述乘法器引入的谐波干扰。
本发明提出的一种高线性低电压相位内插电路，将电流舵数模转换器的输出电流通过电流电压转换模块转化为控制电压，再控制乘法器中尾电流源，避免了由采用多级MOSFET堆叠电路结构造成的电压裕度不足的问题。乘法器的负载采用分裂电流的方法减小二极管连接的MOSFET消耗的电压裕度，同时避免由负载引入的非线性，适合应用在低电源电压下。此外，副电流舵数模转换器、副电流电压转换模块、副复用器产生的控制电压和电流舵数模转换器、电流电压转换模块、主复用器产生的控制电压，与锁相环输出的八组多相位时钟信号一起输入至乘法器，可以有效消除高次谐波引入的非线性。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有技术中相位内插电路原理示意图；
图2为传统的相位内插电路结构图；
图3为根据本发明的相位内插电路的整体结构示意图；
图4为根据本发明的乘法器电路结构的示意图；
图5为根据本发明的乘法器电路提高线性度原理的示意图；
图6为根据本发明的乘法器电路应用于实例配置的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图3为根据本发明的高线性低电压相位内插电路的整体结构示意图，如图3所示，本发明的高线性低电压相位内插电路301，包括状态机(Finite State Machine，FSM)302、偏置生成单元(BiasGen)303、电流舵数模转换器(Current Steering DAC)304、电流电压转换模块(I2V module)305、主复用器(Main MUX)306、副电流舵数模转换器(ReplicaCurrent Steering DAC)307、副电流电压转换模块(Replica I2V module)308、副复用器(Replica MUX)309，以及乘法器(Multiplier)310。
状态机(Finite State Machine，FSM)302输出的控制码(Adapt_code)控制电流舵数模转换器(Current Steering DAC)304，使其输出差分控制电流，经由电流电压转换模块(I2V module)305将其转化为控制电压(Control Voltage)，由控制码(Adapt_code)的高两位控制主复用器(Main MUX)306，使其选通四组不同的控制电压Mbias3/Mbias2/Mbias1/Mbias0。
状态机302输出的控制码同时控制副电流舵数模转换器(Replica CurrentSteering DAC)307输出差分控制电流，经由副电流电压转换模块(Replica I2V module)308将其转化为控制电压，由控制码的高两位控制副复用器(Replica MUX)309，使其选通四组不同的控制电压Nbias3/Nbias2/Nbias1/Nbias0。
电流舵数模转换器304和副电流舵数模转换器307的电路结构相同，偏置生成单元(BiasGen)303保证向副电流舵数模转换器307提供的LSB current(Least SignificantBit Current；最低有效位电流)是向电流舵数模转换器304提供的LSB current的倍，同时向乘法器310的负载提供N*LSB current的偏置，其中N为系数。
主复用器306和副复用器309输出的控制电压Mbias3/Mbias2/Mbias1/Mbias0、Nbias3/Nbias2/Nbias1/Nbias0和锁相环输出的八组多相位时钟信号clk0/clk180、clk90/clk270、clk180/clk0、clk270/clk90、clk45/clk225、clk135/clk315、clk225/clk45、clk315/clk135分别对应控制乘法器310的尾电流源和差分对管。
具体地，如图4所示，经由电流舵数模转换器304、电流电压转换模块305、及主复用器306产生的控制电压Mbias0、Mbias1、Mbias2、Mbias3分别控制乘法器310中clk0/clk180、clk90/clk270、clk180/clk0、clk270/clk90四组差分对的尾电流源，实现相位内插电路在四象限之间切换。
另外，经由副电流舵数模转换器307、副电流电压转换模块308、副复用器309产生的控制电压Nbias0、Nbias1、Nbias2、Nbias3及其组合，经由逻辑模块(Logic)401选择分别控制乘法器310中clk45/clk225、clk135/clk315、clk225/clk45、clk315/clk135四组差分对的尾电流源。
副电流舵数模转换器307的LSB current是电流舵数模转换器304的0.7倍，同时配合副复用器309和乘法器310中逻辑模块的控制，保证所选择的正交信号与和其相差±π/4相位分量的幅度保持倍关系，以消除乘法器310引入的谐波干扰。
乘法器310电路提高线性度原理，如图5所示，假设差分对管的控制电压为vclk＝cos(ωt)，并联输入与其相差±π/4的相位分量cos(ωt±π/4)，并保证cos(ωt)幅度是cos(ωt±π/4)幅度的倍，此时等效符号函数如下式所示，基波分量放大一倍，而三次和五次谐波分量分别抵消，
本发明提出的一种高线性低电压相位内插电路是应用于SERDES接收端时钟数据恢复的四象限相位内插电路。状态机302选择四象限中任一对正交信号进行插值时，相应的会同时选出与这一对正交信号相位相差±π/4的信号，且幅度要满足上述的倍关系。
例如，如图6所示，要求在第一象限进行相位插值操作，那么相位内插电路选择clk0/clk180和clk90/clk270这一对正交信号，幅度为α*I和β*I，同时会选通clk45/clk225、clk135/clk315、clk315/clk135这三组信号，幅度分别为0.7*I*(α+β)，0.7*I*β和0.7*I*α。此时，等效符号函数展开式中只包含clk0和clk90的基波分量，有效提高了相位内插电路的线性度。
乘法器310的负载是由二极管连接的MOSFET和固定偏置的电流源并联组成，其中电流源的偏置是由偏置生成单元302提供，保证与乘法器310尾电流源成比例。在提供增益和保证负载匹配的同时，减小了二极管连接的MOSFET的过驱动电压，进而减小了消耗的电压裕度。
本发明提出的一种高线性低电压相位内插电路，将电流舵数模转换器304的输出电流通过电流电压转换模块305转化为控制电压，再控制乘法器310中尾电流源，避免了由采用多级MOSFET堆叠电路结构造成的电压裕度不足的问题。另外，乘法器310的负载采用分裂电流的方法减小二极管连接的MOSFET消耗的电压裕度，同时避免由负载引入的非线性，适合应用在低电源电压下。此外，副电流舵数模转换器307、副电流电压转换模块308、副复用器309产生的控制电压和电流舵数模转换器304、电流电压转换模块305、主复用器306产生的控制电压，与锁相环输出的八组多相位时钟信号一起输入至乘法器310，可以有效消除高次谐波引入的非线性。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种高线性低电压相位内插电路，包括：状态机、偏置生成单元、电流舵数模转换器、电流电压转换模块、主复用器、副电流舵数模转换器、副电流电压转换模块、副复用器，以及乘法器，其特征在于，
所述状态机，其输出控制码控制所述电流舵数模转换器、所述副电流舵数模转换器输出差分控制电流；
所述偏置生成单元，其向所述电流舵数模转换器、所述副电流舵数模转换器和所述乘法器提供偏置电流；
所述电流电压转换模块、所述副电流电压转换模块分别将所述差分控制电流转化为控制电压；
所述主复用器、所述副复用器，分别接受控制码的控制，对控制电压进行选择；
所述乘法器，其根据控制电压以及锁相环输出的时钟信号，输出相位内插电路时钟信号。
2.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，所述偏置生成单元，其向所述副电流舵数模转换器提供的最低有效位电流是向所述电流舵数模转换器提供的最低有效位电流的0.7倍。
3.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，所述主复用器、所述副复用器，接受控制码的高两位控制，选通四组不同的控制电压。
4.根据权利要求3所述的高线性低电压相位内插电路，其特征在于，所述主复用器、所述副复用器输出的电压控制所述乘法器的尾电流源，所述锁相环输出的时钟信号控制所述乘法器的差分对管。
5.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，所述主复用器输出的四组控制电压和锁相环输出的四组正交时钟信号分别控制所述乘法器的尾电流源和差分对管，有效避免了由采用多级金属-氧化物-半导体场效晶体管堆叠电路结构造成的电压裕度不足的问题。
6.根据权利要求5所述的高线性低电压相位内插电路，其特征在于，所述四组正交时钟信号为clk0/clk180、clk90/clk270、clk180/clk0、及clk270/clk90，相位内插电路属于四象限相位内插电路，由所述主复用器根据所述控制码选通在所述乘法器中与所述四组正交时钟信号对应的所述尾电流源，以实现在四象限内切换。
7.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，所述乘法器的负载采用分裂电流方法，将二极管连接的金属-氧化物-半导体场效晶体管和固定偏置的电流源并联组成，其中，电流源的偏置是由所述偏置生成单元提供，保证与所述乘法器的所述尾电流源成比例，以减小过驱动电压，进而减小了消耗的电压裕度。
8.根据权利要求7所述的高线性低电压相位内插电路，其特征在于，所述乘法器是由八组相同尺寸开关对管的差分放大器并联构成，共用负载。
9.根据权利要求6所述的高线性低电压相位内插电路，其特征在于，所述主复用器和所述副复用器的结构相同，以保证同时选通对应于所述四组正交时钟的尾电流源的四组控制电压和对应于相位与所述四组正交时钟相差±π/4的另四组正交时钟的尾电流源的另四组控制电压。
10.根据权利要求9所述的高线性低电压相位内插电路，其特征在于，在所述乘法器中，由所述四组正交时钟控制的差分对管所对应的尾电流源，由所述四组控制电压直接控制。
11.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，所述乘法器还包括四个复用器；在所述乘法器中，由所述另四组正交时钟控制的差分对管所对应的尾电流源，由所述四个复用器根据所述状态机输出的控制码对应选通所述另四组控制电压的组合。
12.根据权利要求1所述的高线性低电压相位内插电路，其特征在于，通过所述副复用器和所述乘法器中的所述逻辑模块的控制，来保证所选择的所述四组正交信号与和所述另四组正交信号的相位分量的幅度保持倍关系，以消除所述乘法器引入的谐波干扰。
CN201710831623.7A 2017-09-15 2017-09-15 一种高线性低电压相位内插电路 Active CN107689792B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710831623.7A CN107689792B (zh) 2017-09-15 2017-09-15 一种高线性低电压相位内插电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710831623.7A CN107689792B (zh) 2017-09-15 2017-09-15 一种高线性低电压相位内插电路

Publications (2)

Publication Number Publication Date
CN107689792A true CN107689792A (zh) 2018-02-13
CN107689792B CN107689792B (zh) 2020-04-07

Family

ID=61156312

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710831623.7A Active CN107689792B (zh) 2017-09-15 2017-09-15 一种高线性低电压相位内插电路

Country Status (1)

Country Link
CN (1) CN107689792B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109104170A (zh) * 2018-08-23 2018-12-28 上海奥令科电子科技有限公司 一种自适应宽频带数字时钟插值器单元
CN110138389A (zh) * 2019-04-02 2019-08-16 西安电子科技大学 一种多路内插时域交织电流源开关的数模转换器
US20230208411A1 (en) * 2021-12-24 2023-06-29 Macom Technology Solutions Holdings, Inc. Hybrid phase-interpolator

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1387321A (zh) * 2002-06-07 2002-12-25 威隆科技股份有限公司 数字锁相回路装置与信号产生方法
US20060029160A1 (en) * 2004-08-04 2006-02-09 Nyun-Tae Kim Quarter-rate clock recovery circuit and clock recovering method using the same
US20060220720A1 (en) * 2005-03-31 2006-10-05 Freyman Ronald L Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias
US20120033773A1 (en) * 2010-08-05 2012-02-09 Fujitsu Limited Phase Interpolation-Based Clock and Data Recovery for Differential Quadrature Phase Shift Keying
CN105634451A (zh) * 2015-12-29 2016-06-01 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器
CN105703767A (zh) * 2016-01-13 2016-06-22 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路
CN106027037A (zh) * 2016-03-03 2016-10-12 北京大学 一种高线性度的数控相位插值器
CN106464240A (zh) * 2014-06-09 2017-02-22 高通股份有限公司 通过组合电流编码和尺寸编码来改善相位内插器的线性度
CN106656116A (zh) * 2016-12-27 2017-05-10 上海交通大学 高线性度的相位插值器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1387321A (zh) * 2002-06-07 2002-12-25 威隆科技股份有限公司 数字锁相回路装置与信号产生方法
US20060029160A1 (en) * 2004-08-04 2006-02-09 Nyun-Tae Kim Quarter-rate clock recovery circuit and clock recovering method using the same
US20060220720A1 (en) * 2005-03-31 2006-10-05 Freyman Ronald L Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias
US20120033773A1 (en) * 2010-08-05 2012-02-09 Fujitsu Limited Phase Interpolation-Based Clock and Data Recovery for Differential Quadrature Phase Shift Keying
CN106464240A (zh) * 2014-06-09 2017-02-22 高通股份有限公司 通过组合电流编码和尺寸编码来改善相位内插器的线性度
CN105634451A (zh) * 2015-12-29 2016-06-01 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器
CN105703767A (zh) * 2016-01-13 2016-06-22 中国科学技术大学先进技术研究院 一种高能效低抖动的单环路时钟数据恢复电路
CN106027037A (zh) * 2016-03-03 2016-10-12 北京大学 一种高线性度的数控相位插值器
CN106656116A (zh) * 2016-12-27 2017-05-10 上海交通大学 高线性度的相位插值器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109104170A (zh) * 2018-08-23 2018-12-28 上海奥令科电子科技有限公司 一种自适应宽频带数字时钟插值器单元
CN109104170B (zh) * 2018-08-23 2019-07-02 上海奥令科电子科技有限公司 一种自适应宽频带数字时钟插值器单元
CN110138389A (zh) * 2019-04-02 2019-08-16 西安电子科技大学 一种多路内插时域交织电流源开关的数模转换器
CN110138389B (zh) * 2019-04-02 2021-08-10 西安电子科技大学 一种多路内插时域交织电流源开关的数模转换器
US20230208411A1 (en) * 2021-12-24 2023-06-29 Macom Technology Solutions Holdings, Inc. Hybrid phase-interpolator

Also Published As

Publication number Publication date
CN107689792B (zh) 2020-04-07

Similar Documents

Publication Publication Date Title
Guo et al. A 1.6-GS/s 12.2-mW seven-/eight-way split time-interleaved SAR ADC achieving 54.2-dB SNDR with digital background timing mismatch calibration
CN107689792A (zh) 一种高线性低电压相位内插电路
US11088703B2 (en) Digital-to-analog conversion system with current-mode converter and voltage-mode converter
CN109672444A (zh) 一种多通道时钟交织的超高速数模转换器
CN106027037A (zh) 一种高线性度的数控相位插值器
CN100533987C (zh) 多通道数字/模拟转换器设备
CN101800531B (zh) 开关装置和具有其的电流型数模转换器
US9991848B1 (en) Octagonal phase rotators
CN102355246A (zh) 一种高速dac电流源开关驱动电路
KR102402879B1 (ko) 고속 저전력 디지털-아날로그 업컨버터
US20210234551A1 (en) Current steering digital-to-analog conversion systems
CN114124092A (zh) 一种模数转换器模拟前端电路及控制方法
Wang et al. A 14-bit 3-GS/s DAC achieving SFDR> 63dB up to 1.4 GHz with random differential-quad switching technique
CN101917194B (zh) 双沿触发高速数模转换器
CN116054834A (zh) 四路或八路时序交织的高速数模转换器
Ye et al. A 12-bit 10GSps ultra high speed DAC in InP HBT technology
CN112311398A (zh) 一种dds数字信号生成速率翻倍的方法及系统
US10142090B1 (en) Octagonal phase rotators
Digel et al. Digital pulse-width pulse-position modulator in 28 nm CMOS for carrier frequencies up to 1 GHz
Zhao et al. A 14-bit 1-GS/s DAC with a programmable interpolation filter in 65 nm CMOS
CN109525246A (zh) 降低输出开关毛刺的数模转换器及方法
CN110138389B (zh) 一种多路内插时域交织电流源开关的数模转换器
CN110233611B (zh) 一种级联相位插值方法、电路及一种时钟数据恢复电路
Kong et al. A Multiplexed Low Power and High Linearity Cascaded Phase Interpolator Design
Zhang et al. A 1.2 GSps, 8 bit RF DAC for multi-Nyquist applications in GaAs technology

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: 100102 floor 2, block a, No.2, lizezhong 2nd Road, Chaoyang District, Beijing

Patentee after: Beijing Huada Jiutian Technology Co.,Ltd.

Address before: 100102 floor 2, block a, No.2 lizezhong 2nd Road, Chaoyang District, Beijing

Patentee before: HUADA EMPYREAN SOFTWARE Co.,Ltd.