CN109104170A - 一种自适应宽频带数字时钟插值器单元 - Google Patents

Abstract

本发明公开了一种自适应宽频带数字时钟插值器单元。包括时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路，通过自适应调节插值器单元的电流大小和负载电容大小，从而选出最合适电流和电容保证插值器高精度相位插值，本申请的自适应特点保证了插值器可以在宽频带输入也能保证进行高精度相位插值，同时由于自适应调整特性选择了合理的电容和电流，因而插值器的延时尽可能的小，可以应用于对延时要求比较高的场合。

Description

一种自适应宽频带数字时钟插值器单元

技术领域

本发明涉及集成电路设计技术领域，更具体的说是涉及一种自适应宽频带数字时钟插值器单元。

背景技术

时钟相位内插器能够提供精确地多相时钟相位，广泛应用于混合信号接口电路系统中，尤其是在高速时钟数据恢复系统(CDR)中。系统通过选择精确的时钟相位，恢复出合理的用于采样数据的时钟，保证准确的采样数据。目前，相位插值器实现的方式主要有以下两种：一种是基于电流模式逻辑(CML)单元的模拟相位插值器；另一种基于反相器单元处理轨到轨输入的数字时钟的纯数字相位插值器。

但是，两种相位插值器各自有不同的优缺点，基于CML的模拟相位插值器可以提供高的带宽，很好的线性度，但是由于基于CML单元的插值器需要消耗大的功耗和占用大的面积，同时，为了保持相位插值器的线性度还需要保证插值器两个输入相位不能差别太大(通常为90度)，输入信号的幅度和斜率大小合理，因此这些要求提高了设计难度，使得应用范围比较小，该相位插值器一般用于基于VCO的PLL电路中，利用VCO内部自带的多相位合适摆幅信号作为输入进行相位插值；数字相位插值器能处理一定相位差的数字时钟信号，并且消耗相对较小的功耗，其核心实现结构是基于电流控制逻辑单元，通过电流对固定电容充放电实现相位插值，因此插值精度也可以保证，但是都有一个假定：对于两个有固定相位差的输入信号，假定两个信号延时为tov，只有在tov时间内，电流对内部节点充电，不能让该节点的电压超过施密特触发器的翻转电压，在这个假定下，数字插值单元才能够实现高精度的插值，一旦充电电流太大或者内部电容太小导致内部节点电压在tov内远大于施密特翻转电压，插值性能大幅下降，因此必须合理选择电流大小和内部电容大小，保证插值器正常工作，实际上，这种情况只能处理一定范围内相位差的输入信号，限制了实际应用，同时为了设计留有余量，通常选着更小的电流和更大的寄生电容，这些都增加了额外的插值单元延时，而在某些应用中，延时指标也是一个很重要的因素，因此会影响实际应用。

因此，如何设计一种自适应调节插值器单元，通过调整自适应调节插值器单元电流和电容的大小，选出最合适电流和电容保证插值器高精度相位插值，同时可以在宽频带输入能保证高精度相位插值并使得延时尽可能的小是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种自适应宽频带数字时钟插值器单元，可以直接处理数字输入信号，电路单元内部基于自适应算法来调整相位插值器内部偏置电流和负载电容的大小，实现处理宽频带输入信号的多相位插值功能，同时保证了插值相位的高精度，以及通过内部插值器镜像单元的自适应环路选择最合理的电路偏置状态和内部负载电容，从而在保证高精度相位内插功能的同时使得相位插值器引入的额外延时最小。

为了实现上述目的，本发明采用如下技术方案：

一种自适应宽频带数字时钟插值器单元，其特征在于，包括：时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路；所述自适应宽频带数字时钟插值器单元具有两个不同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在多相位插值状态；CKI和CKQ经过所述时序控制逻辑电路的逻辑运算输出CK1_D、CKP_D和CKN_D，并发送至所述时钟输出电路；CKI和CKQ经过所述自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，并发送至所述时钟输出电路；所述时钟输出电路输出一个时钟信号CKO1；

其中，所述自适应宽频带控制和偏置产生模块包括控制信号产生电路、内插单元镜像电路和检测和控制偏置信号产生模块；

所述控制信号产生电路将输入的CKI和CKQ信号经逻辑门电路输出相位差值低脉冲信号CTL，并发送至所述内插单元镜像电路；

所述内插单元镜像电路包含负载电容，并接收所述控制信号产生电路发送的CTL信号，对负载电容进行充电，同时并输出一个时钟信号CKO2，所述内插单元镜像电路通过负载电容大小的变化控制输出时钟信号CKO2变化，并将CKO2发送至所述检测和控制偏置信号产生模块；

所述检测和控制偏置信号产生模块包括负载电容调整控制信号输出电路、电流调整控制信号输出电路、自适应信号电路、电流调整电路和输出PB、NB电路组成，通过接收到的所述内插单元镜像电路发送的CKO2时钟信号经D触发器作用输出负载电容控制信号CSEL0、CSEL1和CSEL2，以及电流控制信号Q0、Q1、Q2和Q3，来改变输出PB、NB电路中的两个NMOS管之间的节点电流大小和两个电压节点PB和NB的大小，从而改变所述时钟输出电路和所述内插单元镜像电路的电流；

其中，所述时钟输出电路包含负载电容CL、C0、C1和C2，所述时钟输出电路接收所述检测和控制偏置信号产生模块发送的PB、NB、CSEL0、CSEL1、CSEL2以及所述时序控制逻辑电路发送的CK1_D、CKP_D和CKN_D，来控制负载电容CL一端的节点X的电压变化，从而改变输出时钟信号CKO1。

优选的，所述时序控制逻辑电路包含三个逻辑门电路，CKI经过一个缓冲器输出CK1_D，CKI和CKQ经过一个与非门和一个非门输出CKN_D，CKI和CKQ经过一个或非门和一个非门输出CKP_D。

优选的，所述内插单元镜像电路接收CTL、PB、NB、CSEL0、CSEL1、CSEL2信号，电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CTL输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X处连接一个施密特触发器输出时钟信号CKO2；CTL输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CTL输入到P4的栅极，漏极连接到N4源极；CTL输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地，CL另一端接地，CSEL0输入到N5栅极，源极连接C0另一端，漏极接地，CSEL1输入到N6栅极，源极连接C1另一端，漏极接地，CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地。

优选的，所述检测和控制偏置信号产生模块中所述负载电容调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号ENC，若干触发器的输出分别为CSEL0、CSEL1、CSEL2并发送至所述时钟输出电路；所述电流调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号EN并发送至所述自适应信号电路，若干触发器的输出分别为Q0、Q1、Q2、Q3，并将输出信号发送至所述自适应信号电路和所述电流调整电路；所述自适应信号电路中先将接收到Q0、Q1、Q2、Q3相与，然后再与EN相与输出ENC；所述输出PB、NB电路中通过所述电流调整电路改变电路中两个NMOS管之间形成的节点Y的电流大小，同时改变两个PMOS管之间电压节点PB、PMOS管和NMOS管之间电压节点NB的电压大小并输出至所述时钟输出电路；所述电流调整电路由若干个并联的PMOS管P0、P1、P2、P3组成，接收到的Q0、Q1、Q2、Q3分别作为P0、P1、P2、P3的门极输入，若干PMOS管的漏极连接至所述输出PB、NB电路中的N3的源极以及N3的门极和N4的门极并形成节点Y。

优选的，所述检测和控制偏置信号产生模块中CKO2信号的跳转控制Q0、Q1、Q2、Q3信号的高低，来控制P0、P1、P2、P3的开启或关闭，从而控制通过节点Y的电流大小，即控制相位插值器电流大小，同时改变PB和NB的电压，从而减小所述时钟输出电路和所述内插单元镜像电路的电流。

优选的，其中所述时钟输出电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，信号PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CK1_D输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X连接一个施密特触发器，输出时钟信号CKO1；CK1_D输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CKP_D输入到P4的栅极，漏极连接到N4源极；CKN_D输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地；CL另一端接地；CSEL0输入到N5栅极，源极连接C0另一端，漏极接地；CSEL1输入到N6栅极，源极连接C1另一端，漏极接地；CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地；所述时钟输出电路根据输入的PB、NB、CSEL0、CSEL1、CSEL2、CK1_D、CKP_D和CKN_D控制P2、P4、N2、N4的开启或关闭，来调整节点X处电压变化和负载电容大小从而输出自适应的时钟信号CKO1。

优选的，所述输出PB、NB电路包括两个PMOS管P4、P5和三个NMOS管N3、N4、N5，N3的源极连接所述电流调整电路中若干个PMOS管的漏极以及自身的门极和N4的门极并形成节点Y，N3的漏极与N4的漏极均接地，N4的源极连接P4的漏极和门极以及P5的门极，并形成节点PB，P5的漏极连接N5的门极和源极，P5的门极处为信号输出NB。

优选的，所述时钟输出电路中包含输入信号CSEL0、CSEL1、CSEL2，均与一个NMOS管的栅极相连接，通过CSEL0、CSEL1、CSEL2的信号控制NMOS管的连接或断开，改变负载电容大小。

优选的，所述自适应宽频带数字时钟插值器单元具有两个相同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在单相位延时状态。

优选的，所述自适应宽频带数字时钟插值器单元采用自适应算法进行插值器自适应调整控制，自适应算法首先判断系统时钟CKI/CKO是否稳定，稳定则进行PB/NB自适应调整，PB/NB自适应调整完成则进行是否完成插值器自适应调整判断，即输出时钟是否合适，如果完成则结束算法，如果没有完成则继续进行电容自适应调整直至判断插值器自适应调整完成结束算法。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种自适应宽频带数字时钟插值器单元，通过自适应调节插值器单元的电流大小和负载电容大小，选出最合适电流和电容保证插值器高精度相位插值，同时由于本申请中自适应特点保证了插值器可以在宽频带输入进行高精度相位插值，由于自适应调整特性，可以选择合理的电容和电流，因而可以令插值器的延时尽可能的小。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1附图为本发明提供的基于CML逻辑的模拟插值器结构示意图；

图2附图为本发明提供的一种只处理下降沿的纯数字相位插值器单元结构示意图；

图3附图为本发明提供的自适应宽频带数字时钟插值器单元框图结构示意图；

图4附图为本发明提供的时钟输出电路图结构示意图；

图5附图为本发明提供的时序控制逻辑电路图结构示意图；

图6附图为本发明提供的自适应宽频带控制和偏置产生模块结构示意图；

图7附图为本发明提供的控制信号产生电路和内插单元镜像电路结构示意图；

图8附图为本发明提供的检测和控制偏置信号产生模块结构示意图；

图9附图为本发明提供的负载电容调整控制信号输出电路图结构示意图；

图10附图为本发明提供的电流调整控制信号输出电路图结构示意图；

图11附图为本发明提供的自适应信号电路图结构示意图；

图12附图为本发明提供的电流调整电路图结构示意图；

图13附图为本发明提供的输出PB、NB电路图结构示意图；

图14附图为本发明提供的不同相位时钟输入内部自适应调整流程。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种自适应宽频带数字时钟插值器单元，其特征在于，包括：时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路；自适应宽频带数字时钟插值器单元具有两个不同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在多相位插值状态；CKI和CKQ经过时序控制逻辑电路的逻辑运算输出CK1_D、CKP_D和CKN_D，并发送至时钟输出电路；CKI和CKQ经过自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，并发送至时钟输出电路；时钟输出电路输出一个时钟信号CKO1；

其中，自适应宽频带控制和偏置产生模块包括控制信号产生电路、内插单元镜像电路和检测和控制偏置信号产生模块；

控制信号产生电路将输入的CKI和CKQ信号经逻辑门电路输出相位差值低脉冲信号CTL，并发送至内插单元镜像电路；

内插单元镜像电路包含负载电容，并接收控制信号产生电路发送的CTL信号，并输出一个时钟信号CKO2，内插单元镜像电路通过负载电容大小的变化控制输出时钟信号CKO2变化，并将CKO2发送至检测和控制偏置信号产生模块；

检测和控制偏置信号产生模块包括负载电容调整控制信号输出电路、电流调整控制信号输出电路、自适应信号电路、电流调整电路和输出PB、NB电路组成，通过接收到的内插单元镜像电路发送的CKO2时钟信号经D触发器作用输出负载电容控制信号CSEL0、CSEL1和CSEL2，以及电流控制信号Q0、Q1、Q2和Q3，来改变输出PB、NB电路中的两个NMOS管之间的节点电流大小和两个电压节点PB和NB的大小，从而改变时钟输出电路和内插单元镜像电路的电流；

其中，时钟输出电路包含负载电容CL、C0、C1和C2，时钟输出电路接收检测和控制偏置信号产生模块发送的PB、NB、CSEL0、CSEL1、CSEL2以及时序控制逻辑电路发送的CK1_D、CKP_D和CKN_D，来控制负载电容CL一端的节点X的电压变化，从而改变输出时钟信号CKO1。

为了进一步优化上述技术方案，时序控制逻辑电路包含三个逻辑门电路，CKI经过一个缓冲器输出CK1_D，CKI和CKQ经过一个与非门和一个非门输出CKN_D，CKI和CKQ经过一个或非门和一个非门输出CKP_D。

为了进一步优化上述技术方案，述内插单元镜像电路接收CTL、PB、NB、CSEL0、CSEL1、CSEL2信号，电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CTL输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X处连接一个施密特触发器输出时钟信号CKO2；CTL输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CTL输入到P4的栅极，漏极连接到N4源极；CTL输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地，CL另一端接地，CSEL0输入到N5栅极，源极连接C0另一端，漏极接地，CSEL1输入到N6栅极，源极连接C1另一端，漏极接地，CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地。

为了进一步优化上述技术方案，检测和控制偏置信号产生模块中负载电容调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号ENC，若干触发器的输出分别为CSEL0、CSEL1、CSEL2并发送至时钟输出电路；电流调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号EN并发送至自适应信号电路，若干触发器的输出分别为Q0、Q1、Q2、Q3，并将输出信号发送至自适应信号电路和电流调整电路；自适应信号电路中先将接收到Q0、Q1、Q2、Q3相与，然后再与EN相与输出ENC；输出PB、NB电路中通过电流调整电路改变电路中两个NMOS管之间形成的节点Y的电流大小，同时改变两个PMOS管之间电压节点PB、PMOS管和NMOS管之间电压节点NB的电压大小并输出至时钟输出电路；电流调整电路由若干个并联的PMOS管P0、P1、P2、P3组成，接收到的Q0、Q1、Q2、Q3分别作为P0、P1、P2、P3的门极输入，若干PMOS管的漏极连接至所述输出PB、NB电路中的N3的源极以及N3的门极和N4的门极并形成节点Y。

为了进一步优化上述技术方案，检测和控制偏置信号产生模块中CKO2信号的跳转控制Q0、Q1、Q2、Q3信号的高低，来控制P0、P1、P2、P3的开启或关闭，从而控制通过节点Y的电流大小，即控制相位插值器电流大小，同时改变PB和NB的电压，从而减小时钟输出电路和内插单元镜像电路的电流。

为了进一步优化上述技术方案，其中时钟输出电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，信号PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CK1_D输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X连接一个施密特触发器，输出时钟信号CKO1；CK1_D输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CKP_D输入到P4的栅极，漏极连接到N4源极；CKN_D输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地；CL另一端接地；CSEL0输入到N5栅极，源极连接C0另一端，漏极接地；CSEL1输入到N6栅极，源极连接C1另一端，漏极接地；CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地；时钟输出电路根据输入的PB、NB、CSEL0、CSEL1、CSEL2、CK1_D、CKP_D和CKN_D控制P2、P4、N2、N4的开启或关闭，来调整节点X处电压变化和负载电容大小从而输出自适应的时钟信号CKO1。

为了进一步优化上述技术方案，输出PB、NB电路包括两个PMOS管P4、P5和三个NMOS管N3、N4、N5，N3的源极连接电流调整电路中若干个PMOS管的漏极以及自身的门极和N4的门极并形成节点Y，N3的漏极与N4的漏极均接地，N4的源极连接P4的漏极和门极以及P5的门极，并形成节点PB，P5的漏极连接N5的门极和源极，P5的门极处为信号输出NB。

为了进一步优化上述技术方案，时钟输出电路中包含输入信号CSEL0、CSEL1、CSEL2，均与一个NMOS管的栅极相连接，通过CSEL0、CSEL1、CSEL2的信号控制NMOS管的连接或断开，改变负载电容大小。

为了进一步优化上述技术方案，自适应宽频带数字时钟插值器单元具有两个相同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在单相位延时状态。

为了进一步优化上述技术方案，所述自适应宽频带数字时钟插值器单元采用自适应算法进行插值器自适应调整控制，当自适应信号EN为高电平时，自适应算法控制PB/NB进行自适应调整，电容选择信号CSEL0、CSEL1、CSEL2不变，调整完成后进行自适应是否完成的判断，即图3中节点X电压变化是否不能让施密特触发器翻转，如果是，则自适应调整完成结束算法，如果否，则继续进行电容自适应调整，通过Q0～Q3控制ENC自适应信号改变，来完成电容选择信号CSEL0、CSEL1、CSEL2的调整，从而改变插值器单元负载电容的大小，之后继续判断自适应是否完成，如果是，则自适应调整完成结束算法，如果否，继续进行电容自适应调整直至调整完成结束算法。

图1所示的基于CML逻辑的模拟插值器，功耗高，输入信号要求高，但是性能好；图2所示的纯数字相位插值器电路结构相对简单，设计鲁棒性强，但是设计必须满足合适条件，才能获得高精度相位插值。同时插值单元处理上升沿和下降沿功能不一样，导致输出时钟占空比变化，就如本申请中只示例了下降沿的相位插值器单元。

图3所示为自适应宽频带数字时钟插值器单元的原理框图。N1,N3,P1,P3是提供电流的电流偏置管，N2,N4,P2,P4是控制电流的开关管。CL是节点处的固定电容和寄生电容总和，C0、C1、C2是自适应可调节电容，通过开关选择接上或者悬空，电路中的负载电容为CL和接入的C0、C1、C2的电容的总和。自适应宽频带控制和偏置产生模块生成PB,NB偏置电压，CSEL0,CSEL1,CSEL2控制信号，通过调整这五个信号，自适应调整整个插值器工作状态，达到宽频带大相位自适应调整。插值器单元有两个输入信号CKI和CKQ，经过三种如图4所示的门电路输出CK1_D、CKP_D、CKN_D信号，之后根据CK1_D、CKP_D、CKN_D电平的高低来控制P2、P4、N2、N4的导通和截止，从而控制流入X节点的电流，相位插值器单元内部节点X信号经过一个施密特触发器输出对内部节点波形整形滤毛刺，然后再作为插值器单元时钟输出CKO1。

具体连接方式为：自适应宽频带数字时钟插值器单元具有两个输入端输入CKI和CKQ，两个输入信号经过单元中的时序控制逻辑电路输出CK1_D、CKP_D、CKN_D，两个输入信号经过自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，输出电路部分包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，输出信号PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CK1_D输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；CK1_D输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CKP_D输入到P4的栅极，漏极连接到N4源极；CKN_D输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地；CL另一端接地；CSEL0输入到N5栅极，源极连接C0另一端，漏极接地；CSEL1输入到N6栅极，源极连接C1另一端，漏极接地；号CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地。

图4是时序控制逻辑内部具体电路图。插值单元可以工作在单相位延时和多相位插值状态，当CKI与CKQ为同一个时钟时，插值器工作在单相位延时状态，相对相位关系如图4中左边时序图所示，当CKI和CKQ为不同相位时钟输入时，插值器工作在多相位插值状态，CKI为相位提前的时钟，CKQ为相位落后的时钟，这两个是输入时钟信号，CK1_D为插值器左边单元支路P2，N2管的控制信号，CKP_D是开关管P4的控制信号，CKN_D是开关管N4的控制信号，这几个控制信号的时序如图4中右边时序图所示。

图5是自适应宽带控制和偏置产生模块框图，包括控制信号产生模块，内插单元镜像模块，检测和控制偏置信号产生模块，控制信号产生模块产生相位差值低脉冲信号CTL并发送到内插单元镜像模块，内插单元镜像模块利用CTL信号生成时钟信号CKO2，时钟信号CKO2输入到检测和偏置信号产生模块生成PB，NB，CSEL0，CSEL1，CSEL2控制信号。

图6是控制信号产生电路和内插单元镜像电路，控制信号产生电路为经过一个非门的输入CKI信号和经过一个缓冲器的输入信号CKQ相与非输出相位差值低脉冲信号CTL信号。内插单元镜像电路包含负载电容，即为固定电容和寄生电容总和CL和被CSEL0，CSEL1，CSEL2控制接上或者悬空的自适应可调节电容C0、C1、C2的电容总和，CTL信号作为内插单元镜像电路的一个输入信号，内插单元镜像电路输入信号为CTL、PB、NB、CSEL0、CSEL1、CSEL2，输出信号为CKO2，电路部分包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CTL输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；CTL输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CTL输入到P4的栅极，漏极连接到N4源极；CTL输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地；CL另一端接地；CSEL0输入到N5栅极，源极连接C0另一端，漏极接地；CSEL1输入到N6栅极，源极连接C1另一端，漏极接地；CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地。

图7是控制信号和偏置信号产生模块电路示意图，VDD与内插单元镜像模块输出CKO2作为D触发器D4的输入，输出Q0和EN；Q0和CKO2作为D触发器D5的输入，输出Q1和EN；Q1和CKO2作为D触发器D6的输入，输出Q2和EN；Q2和CKO2作为D触发器D7的输入，输出Q3和EN。Q1、Q2、Q3、Q4相与再和EN相与输出ENC。VDD与内插单元镜像模块输出CKO2作为D触发器D1的输入，输出CSEL0和ENC；CSEL0和CKO2作为D触发器D2的输入，输出CSEL1和ENC；CSEL1和CKO2作为D触发器D3的输入，输出CSEL2和ENC。电路包含有4个PMOS管P0、P1、P2、P3，两个NMOS管N3、N4，其中，Q0连接P0的栅极，P0漏极连接N3的源极和栅极；Q1连接P1的栅极，P1的漏极连接N3的源极和栅极；Q2连接P2的栅极，P2的漏极连接N3的源极的栅极；Q3连接P3的栅极，P3的漏极连接N3的源极的栅极；N3栅极连接N4栅极形成节点Y，N3漏极连接N4漏极。

图8是自适应模块工作流程时序图，初始时，自适应调整模块不工作，等待系统时钟稳定，EN＝0，图7中所有寄存器处于reset状态，输出均为0，Q0，Q1，Q2，Q3控制的PMOS开关均打开，流过偏置电压产生电路节点Y的电流最大，CSEL0，CSEL1，CSEL2均为低，自适应可调节电容C0，C1，C2均悬空，负载电容最小，这时候相位插值器的延时最短，当系统时钟稳定后，EN＝1，触发器reset释放，两个相位差的时钟CKI，CKQ送入到自适应模块中，在图6所示的相位控制模块产生一个下降沿相位差的一个负的脉冲信号，即相位差值低脉冲信号CTL，CTL为高时，内插镜像单元节点X电压放电到低电平，输出CKO2为低，当CTL为低时，P2，P4打开，电流对节点X充电，当充电电流太大，施密特触发器翻转，CKO2为高电平。如图7所示CKO2由低到高的跳变，让Q0＝1，关闭P0支路电流，减小了流入节点Y处的电流，改变了PB和NB的电压，因此同时减小了插值器单元和镜像插值器单元的电流。等待CKI/CKQ下个时钟周期再次产生CTL低脉冲电平，镜像单元再检测节点X处电压，如果施密特触发器再反转，再产生一个由低到高跳变CKO2，这时候Q0，Q1均为高电平，关闭P0,P1支路电流，进一步减小流入Y的电流，减小插值器单元和镜像插值器单元的电流。再等待CKI/CKQ下个时钟周期再次产生CTL低脉冲电平,如果节点X电压变化不能让施密特触发器翻转，则表示充放电电流已经大小合适，算法停止，不会停止调整后续Q2，Q3，等到Q0～Q3都在自适应环路控制关闭以后，ENC变为高电平，控制负载电容大小的部分reset释放，自适应环路继续选择合理的CSEL0，CSEL1，CSEL2控制信号。如果节点X电压变化仍然够大，系统会按照图8流程继续，最终极限情况下P0，P1，P2，P3支路电流关闭，负载电容CSEL0，CSEL1，CSEL2均接上，负载电容最大，这种情况节点X充放电最慢。合理的设计P0～P4支路的电流，CSEL0～CSEL2大小可以处理很大相位差的输入信号，保持高精度的相位插值，同时可以保证最小的整体相位插值器延时，因此，通过内部自适应调整使得该数字插值单元可以处理宽频带数字信号。

实施例一

CKI和CKQ的时钟延时相差为tov，CKI为提前相位时钟，CKQ为落后相位时钟，当插值器单元工作在单相位延时状态，输入端分别为CKI或者CKQ，当输入端接CKI时，当CKI变低，插值器单元CK1_D，CKP_D，CKN_D进过两个门级延时也变为低电平，开关管P2，P4导通，PMOS电流源单元全部开启，开关管N2，N4管关闭，NMOS电流源开关关闭，两路PMOS电流对节点X处电容充电，当节点X的电压达到施密特触发器下限翻转电压VTH时，输出时钟翻转，经历延时为t1，同理，当插值器单元的两个输入端接同一个时钟CKQ时，经过延时为t1+tov时，输出时钟翻转。

实施例二

CKI和CKQ的时钟延时相差为tov，CKI为提前相位时钟，CKQ为落后相位时钟，当插值器单元工作在多相位插值状态，插值器单元两个输入为CKI和CKQ，当CKI为低时，CK1_D、CKN_D经过两个门级延时降为低电平，P2导通，N2、N4关闭，CKP_D为高电平，P4关闭，I2电流为0，总大小为I1的电流对节点X进行充电，控制负载电容的大小，保证I2电流对节点X充电在tov时间内不会充到施密特阈值，输出不会翻转，经过tov以后，CKQ变为低电平，P4管开启，总共有I1+I2大小的电流继续对节点X进行充电，等到节点X的电压升到施密特触发器VTH时，输出发生翻转。

以上两种实施例均基于在tov时间内节点X电压不会超过施密特触发器的翻转电压的情况，为验证这种情况，用2个相位内插来分析，2相位内插即在tov的1/2处插入一个相位，这时候I1＝I2＝I；

当插值器输入端接CKI,CKI时，经过的延时如式(1)所示，CL为CL电容的电容值，vth为施密特阈值；

当插值器输入端接CKQ,CKQ时，经过的延时为：

t1+tov(2)

当插值器的输入端接CKI，CKQ时，经过的延时为；

t1＝t2+tov/2 (3)

通过(1)和(3)式可以得出；

根据(1)，(2)，(3)，(4)可以得出中间相位延时为：

t＝t2+tov＝t1-tov/2+tov＝t1+tov/2 (5)

由式(5)，可以得出最终实现了2相位插值。因此，必须满足节点X处的电压不能超过施密特触发器翻转电平。为了满足这个要求，需要合理的选择充电电流大小和负载电容大小，同时如果过分保守设计很小的电流，加大负载电容，虽然满足条件，但是相位插值器延时会大大增加，在某些应用中不能接受太大的延时。

本申请提出的一种自适应宽频带数字相位插值器单元，可以直接处理数字输入信号，电路单元内部基于自适应算法来调整相位插值器内部偏置电流和负载电容的大小，实现了处理宽频带输入信号的多相位插值功能，同时保证了插值相位的高精度。本申请通过单元内部设置的内插单元镜像电路的自适应环路选择最合理的电路偏置状态即偏置电流大小和内部负载电容，保证了高精度相位内插功能的同时使得相位插值器引入的额外延时最小化，有利于对延时要求比较高的特定的应用场合。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种自适应宽频带数字时钟插值器单元，其特征在于，包括：时序控制逻辑电路、自适应宽频带控制和偏置产生模块和时钟输出电路；所述自适应宽频带数字时钟插值器单元具有两个不同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在多相位插值状态；CKI和CKQ经过所述时序控制逻辑电路的逻辑运算输出CK1_D、CKP_D和CKN_D，并发送至所述时钟输出电路；CKI和CKQ经过所述自适应宽频带控制和偏置产生模块输出PB、NB、CSEL0、CSEL1、CSEL2，并发送至所述时钟输出电路；所述时钟输出电路输出一个时钟信号CKO1；

其中，所述自适应宽频带控制和偏置产生模块包括控制信号产生电路、内插单元镜像电路和检测和控制偏置信号产生模块；

所述控制信号产生电路将输入的CKI和CKQ信号经逻辑门电路输出相位差值低脉冲信号CTL，并发送至所述内插单元镜像电路；

所述内插单元镜像电路包含负载电容，并通过接收所述控制信号产生电路发送的CTL信号，对负载电容进行充电，同时输出一个时钟信号CKO2，所述内插单元镜像电路通过负载电容大小的变化控制输出时钟信号CKO2变化，并将CKO2发送至所述检测和控制偏置信号产生模块；

所述检测和控制偏置信号产生模块包括负载电容调整控制信号输出电路、电流调整控制信号输出电路、自适应信号电路、电流调整电路和输出PB、NB电路组成，通过接收到的所述内插单元镜像电路发送的CKO2时钟信号经D触发器作用输出负载电容控制信号CSEL0、CSEL1和CSEL2，以及电流控制信号Q0、Q1、Q2和Q3，来改变输出PB、NB电路中的两个NMOS管之间的节点电流大小和两个电压节点PB和NB的大小，从而改变所述时钟输出电路和所述内插单元镜像电路的电流；

其中，所述时钟输出电路包含负载电容CL、C0、C1和C2，所述时钟输出电路接收所述检测和控制偏置信号产生模块发送的PB、NB、CSEL0、CSEL1、CSEL2以及所述时序控制逻辑电路发送的CK1_D、CKP_D和CKN_D，来控制负载电容CL一端的节点X的电压变化，从而改变输出时钟信号CKO1。

2.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述时序控制逻辑电路包含三个逻辑门电路，CKI经过一个缓冲器输出CK1_D，CKI和CKQ经过一个与非门和一个非门输出CKN_D，CKI和CKQ经过一个或非门和一个非门输出CKP_D。

3.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述内插单元镜像电路接收CTL、PB、NB、CSEL0、CSEL1、CSEL2信号，电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CTL输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X处连接一个施密特触发器输出时钟信号CKO2；CTL输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CTL输入到P4的栅极，漏极连接到N4源极；CTL输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地，CL另一端接地，CSEL0输入到N5栅极，源极连接C0另一端，漏极接地，CSEL1输入到N6栅极，源极连接C1另一端，漏极接地，CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地。

4.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述检测和控制偏置信号产生模块中所述负载电容调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号ENC，若干触发器的输出分别为CSEL0、CSEL1、CSEL2并发送至所述时钟输出电路；所述电流调整控制信号输出电路由若干个CKO2作为时钟脉冲的D触发器串联组成，VDD作为初始D触发器的输入，前一个触发器的输出作为后一个触发器的输入，同时均输出自适应信号EN并发送至所述自适应信号电路，若干触发器的输出分别为Q0、Q1、Q2、Q3，并将输出信号发送至所述自适应信号电路和所述电流调整电路；所述自适应信号电路中先将接收到Q0、Q1、Q2、Q3相与，然后再与EN相与输出ENC；所述输出PB、NB电路中通过所述电流调整电路改变电路中两个NMOS管之间形成的节点Y的电流大小，同时改变两个PMOS管之间电压节点PB、PMOS管和NMOS管之间电压节点NB的电压大小并输出至所述时钟输出电路；所述电流调整电路由若干个并联的PMOS管P0、P1、P2、P3组成，接收到的Q0、Q1、Q2、Q3分别作为P0、P1、P2、P3的门极输入，若干PMOS管的漏极连接至所述输出PB、NB电路中的N3的源极以及N3的门极和N4的门极并形成节点Y。

5.根据权利要求4所述的一种自适应宽频带数值时钟插值器单元，其特征在于，所述检测和控制偏置信号产生模块中CKO2信号的跳转控制Q0、Q1、Q2、Q3信号的高低，来控制P0、P1、P2、P3的开启或关闭，从而控制通过节点Y的电流大小，即控制相位插值器电流大小，同时改变PB和NB的电压，从而减小所述时钟输出电路和所述内插单元镜像电路的电流。

6.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，其中所述时钟输出电路包括4个PMOS管P1、P2、P3、P4，7个NMOS管N1、N2、N3、N4、N5、N6、N7，信号PB输入到P1的栅极，P1源极连接VDD，漏极连接P2的源极；CK1_D输入到P2栅极，P2漏极连接到N2源极、施密特触发器输入端、P4漏极、N4源极和电容CL、C0、C1、C2一端，形成节点X；节点X连接一个施密特触发器，输出时钟信号CKO1；CK1_D输入到N2栅极，N2漏极连接N1的源极；NB输入到N1的栅极，N1漏极接地；PB输入到P3的栅极，P3源极连接VDD，漏极连接P4的源极；CKP_D输入到P4的栅极，漏极连接到N4源极；CKN_D输入到N4栅极，漏极连接到N3的源极；NB输入到N3栅极，漏极接地；CL另一端接地；CSEL0输入到N5栅极，源极连接C0另一端，漏极接地；CSEL1输入到N6栅极，源极连接C1另一端，漏极接地；CSEL2输入到N7栅极，源极连接到C2另一端，漏极接地；所述时钟输出电路根据输入的PB、NB、CSEL0、CSEL1、CSEL2、CK1_D、CKP_D和CKN_D控制P2、P4、N2、N4的开启或关闭，来调整节点X处电压变化和负载电容大小从而输出自适应的时钟信号CKO1。

7.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述输出PB、NB电路包括两个PMOS管P4、P5和三个NMOS管N3、N4、N5，N3的源极连接所述电流调整电路中若干个PMOS管的漏极以及自身的门极和N4的门极并形成节点Y，N3的漏极与N4的漏极均接地，N4的源极连接P4的漏极和门极以及P5的门极，并形成节点PB，P5的漏极连接N5的门极和源极，P5的门极处为信号输出NB。

8.根据权利要求6所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述时钟输出电路中包含输入信号CSEL0、CSEL1、CSEL2，均与一个NMOS管的栅极相连接，通过CSEL0、CSEL1、CSEL2的信号控制NMOS管的连接或断开，改变负载电容大小。

9.根据权利要求1所述的一种自适应宽频带数值时钟插值器单元，其特征在于，所述自适应宽频带数字时钟插值器单元具有两个相同相位时钟输入信号CKI和CKQ，所述自适应宽频带数字时钟插值器单元工作在单相位延时状态。

10.根据权利要求1所述的一种自适应宽频带数字时钟插值器单元，其特征在于，所述自适应宽频带数字时钟插值器单元采用自适应算法进行插值器自适应调整控制。