CN100533987C - 多通道数字/模拟转换器设备 - Google Patents

Abstract

本发明涉及一种多通道数字/模拟转换器设备，用于将多个数字数据输入信号转换成模拟输出信号，该多通道数字/模拟转换器设备包括至少两个用于接收和转发相应数目的数字数据输入信号的数据通道；该多通道数字/模拟转换器设备具有数字多路复用器，该数字多路复用器将被布置在输出端处的公共节点处的数据通道中所转发的至少两个数字数据输入信号组合，以形成数字中间信号，该多路复用器具有调谐装置，通过该调谐装置可以将在数据通道中所转发的至少两个数字数据输入信号的时间特性相对于彼此进行调谐；以及该多通道数字/模拟转换器设备具有位于该多路复用器之后的数字/模拟转换器，该数字/模拟转换器将组合的数字中间信号转换成模拟输出信号。

Description

多通道数字/模拟转换器设备

技术领域

本发明涉及一种多通道数字/模拟转换器设备，用于将多个数字数据输入信号转换为模拟输出信号。

背景技术

数字/模拟转换器(在下文中也被简称为D/A转换器)被设计用于将数字的、例如二进制输入信号转换为模拟输出信号(例如输出电压或者输出电流)。关于D/A转换器的通用背景，参考US 6,346,901 B1、US 4,712,091和US5,293,166。

D/A转换器主要被用于数字信号处理。数字信号处理的应用是例如基于计算机和基于软件的应用，例如用于微处理器或者电信应用，例如宽带应用或者移动无线电应用。在现代的数字信号处理系统中，对于在越来越短的时间中处理越来越大量的数据存在逐渐增长的需求。随着集成电路领域的超前发展和现代通信系统的进一步发展，这些系统用于以高数据速率处理数据的能力也提高了。现代数据通信系统例如以大约4GHz的工作频率和更高的工作频率来工作。然而，为了提供有效的数据处理，非常有必要以相应的速度转发(forward)处理过的数据，以及以相应的速度将这些处理过的数据转换成模拟输出信号。

为了实现这些非常高质量的数字信号处理系统，因此，越来越多地使用D/A转换器，如果可能的话，这些D/A转换器能以非常高的采样速率提供高比特率的数字/模拟转换以及最好的可能的模拟特性。D/A转换的质量和精度在这个上下文中起到了决定性的作用。在下文中，将这种D/A转换器称作高速D/A转换器。

要通过高速D/A转换器被转换为模拟输出信号的数字数据来自数据源，例如来自存储器芯片、逻辑电路、微处理器等等。为了能处理大量的要被处理的数据，常常使用多个数据源。在这个设备中，并行地从所述多个数据源中读出数据，并将这些数据供给用于转换成模拟输出信号的相应的处理装置。在所有情况下，这些数据源中的一个和相应的下游数据路径定义一个数据通道，不同的数据通道彼此并行排列。在下文中，将相应的D/A转换器称为多通道D/A转换器。为了组合多个数据通道，设置多路复用器装置，该多路复用器装置从多个数据通道的数据中产生单个数字数据流，接着将该单个数字数据流供给下游的数字/模拟转换器。当数据速度非常高时，对多个数据通道的数据的多路复用提出了非常高的要求。

在JP 01099323和JP 04016024中，数字/模拟转换器电路在所有情况下被描述，其中，将多个并行数据通道的数据耦合到相应的组合电路(诸如多路复用器)中并且作为串行数字数据流输出，接着将该串行数字数据流供给数字/模拟转换器。尽管使用多个并行数据通道允许以较简单的方式来安排数据处理，在所有情况下，这些并行数据通道都具有比较低的数据速率，但是仍然存在这样的问题：特别是，在多路复用器中以及在多路复用器和下游的数字/模拟转换器的数字输入之间的数据路径上，出现在该处的数据具有非常高的数据速率，并且因此也必须进一步以相应高的速度来处理这些数据。这些元件中的高数据处理速度因此与相应高的功率消耗相关。在非常高的数据处理速度的情况下，在多路复用器之后必须执行信号调节，在该多路复用器中执行所谓的重新定时。在这个过程中，将通过多路复用组合的数据信号的切换边缘被调节为下游的数字/模拟转换器的电流开关的相应需求。在非常高的数据速率的情况下，特别是或者在非常大量的要被处理的数据的情况下，也不再可能分别在多个应用中组合多路复用器中的这些数据量。

用于处理大量数据的另一可能性是设置多个并行的数字/模拟转换器，在所有情况下，将这些并行的数字/模拟转换器分配给一个数据通道。设计这么多种数字/模拟转换器，用于将在所有情况下相关的数据通道的数据转换为模拟信号，以便存在对应于该多种数字/模拟转换器的多个模拟输出信号。接下来将这些输出信号组合成模拟多路复用器中的单个模拟信号，该模拟多路复用器特别是出于这个目的被设置。例如，在M.Clara等人的文章“A350MHz low-OSR SDCurrent—Steering DAC with Active Termination in 0.13μm CMOS”(ISSCC2005，第118-119页)中、尤其是在图1中描述了因此具有多个数字/模拟转换器和模拟多路复用器的这样的设备。所描述的这种设备的缺点在于，必须为进行D/A转换而设置多种单独的数字/模拟转换器，尤其是如果存在多个数据通道，则这导致相当大的电路开销。

发明内容

本发明基于设置多通道数字/模拟转换器设备的目的，该多通道数字/模拟转换器设备尽可能简单并且尤其是(如果可能的话)具有低的功率消耗。

根据本发明，通过多通道数字/模拟转换器设备和特征来实现该目的。

相应地，设置用于将多个数字输入数据信号转换为模拟输出信号的多通道数字/模拟转换器设备，该多通道数字/模拟转换器设备包括至少两个用于接收和转发相应数目的数字数据输入信号的数据通道；该多通道数字/模拟转换器设备具有数字多路复用器，该数字多路复用器将被布置在输出端处的公共节点处的数据通道中所转发的至少两个数字数据输入信号组合起来，以形成数字中间信号；该多路复用器具有调谐装置，通过该调谐装置可以将在数据通道中所转发的至少两个数字数据输入信号的时间特性相对于彼此进行调谐；并且该多通道数字/模拟转换器设备具有位于该多路复用器的下游的数字/模拟转换器，该数字/模拟转换器将所组合的数字中间信号转换成模拟输出信号。

本发明基于数字/模拟转换器，在该数字/模拟转换器中，通过单个数字高速多路复用器将多个数据通道组合起来以产生单个串行数字数据流，该单个串行数字数据流接着在实际(actual)的数字/模拟转换器中进一步被处理。本发明基于这样的发现：单条数据路径上的非常大量的数据的处理是非常困难的，并且经常导致在相应的处理装置(诸如多路复用器或者数字/模拟转换器)中出现问题。进一步的发现在于：通过比较，取而代之，不同数据路径上的数据的处理的要求并不严格，因为有以明显降低的数据速率和/或数据量存在的数据，该明显降低的数据速率和/或数据量取决于存在多少数据通道和要被处理的数据量，这通常对相应的处理装置有较低的需求。

本发明的概念在于，只要可能，就将具有降低的数据速率的数据路径或者具有降低数据量的数据路径彼此相分离。这种分离也包括，只要可能，就也在位于数字/模拟转换器之前的高速多路复用器内相互分离数据通道，并且在下游的数字/模拟转换器的输入处，紧接在多路复用器的数据输出之前以及因此紧接在电流或电压开关之前仅仅组合这些数据通道。这样，将关于高数据速率的严格的处理步骤降到最少。

在根据本发明的解决方案中，通过多路复用器本身执行数字数据信号的重新定时，在已知的解决方案中，仅仅在多路复用器之后进行数字数据信号的重新定时。在实际组合这些数据信号之前，在这里执行重新定时，设置重新定时用于同步并因此相互调节数据信号。在实际的组合(多路复用)中，多个数据通道的数据信号已经彼此对齐地以同步的形式存在。这仅仅要求简单的锁存器和在锁存器之后的调谐电路，通过在输出处的公共节点处的多个数据通道上加上数据信号来执行重新定时。

在根据本发明的解决方案中，通过因此具有高数据速率的高速多路复用器在输出处所产生的组合的数据信号直接被耦合到下游的数字/模拟转换器。对这些数字数据不进行处理，或者，至少将这些数字数据减少到最小，这些数字数据是在高速多路复用器和数字/模拟转换器之间具有任意形式(例如，重新定时的形式)的具有高数据速率的数据。

对具有非常高的数据速率的数据信号的处理意味着用于相应处理装置的极其高的开销。随着数据速率的提高，特别地，也提高了以下风险：在信号形式方面破坏了相应的数据信号，这在整体上可以导致具有逻辑电平(逻辑零(低，“0”)或者逻辑一(高，“1”))的数据信号的明确的关联不再可能，或者只不过是困难的。本发明减少了这种风险，因为具有非常高的数据速率的、要被处理的串行数字数据流服从分量的最小值，这在整体上明显降低了上述的数据损失的风险。

结合附图的图形，在其他从属权利要求和说明书中，可以发现本发明的有利的实施例和改进方案。

在优选的实施例中，被用于重新定时多个数据通道上的数据输入信号的调谐装置具有同步装置，通过该同步装置，多个数据通道的数字数据输入信号借助时钟同步控制信号可以尽可能精确地相互同步。出于这个目的，同步装置优选的是简单的锁存器。

在优选的实施例中，调谐装置在其输出处具有可控的输出开关装置，该可控的输出开关装置分别在锁存器或者同步装置之后，以及该可控的输出开关装置被用于时钟同步地分别从锁存器或者同步装置中读取数据输入信号。优选地，在输入处也设置可控的输入开关装置，该可控的输入开关装置分别位于锁存器或者同步装置之前，并且该可控的输入开关装置被用于将数据输入信号时钟控制地分别读入到锁存器或者同步装置中。

在所有情况下的输入开关装置和/或输出开关装置一般地在每个数据通道具有至少一个可控开关，可控开关的受控路径被布置在数据通道之一的数据路径上并且在所有情况下可经由控制信号来激活。用于激活输入开关装置的可控开关的控制信号和用于激活输出开关装置的可控开关的控制信号优选地相互时钟同步。为了提供时钟同步控制信号，优选地设置特别为该目的而设置的激活电路。可以将可控开关例如构造为特别适于快速切换的MOSFET或者JFET晶体管。

在典型的实施例中，由于非常抗干扰而也是非常适合的是，多路复用器和/或下游的数字/模拟转换器被构造为全差分的。

在非常有利的实施例中，设置用于电平转换的装置，该装置被布置在多路复用器的输出和公共节点之间，并且设计该装置用于规定中间信号的预定的逻辑电平。这样，可以有选择地定义各种逻辑电平或者输出信号的电平，并且特别是有选择地适于下游的电路设备。由于多路复用器的输出一般直接被连接到下游的数字/模拟转换器的相应的电流或者电压开关，这些相应的电流或者电压开关具有相应的切换电平，所以通过用于电平转换的装置可以有选择地在这些切换电平中放置组合的数字中间信号的一个或多个电平，以及因此有选择地放置电流或者电压开关的工作点。例如，将用于电平转换的装置构造为简单的电阻网络。

以已知的方式，数字/模拟转换器在输入端处具有电流开关，用于切换输入端处的电流源。电流源被用于从组合的数字中间信号中产生模拟输出信号。根据本发明，区别于已知的解决方案，将电流开关直接连接到控制端处的在前的多路复用器的输出。如果数字/模拟转换器在其输入端处具有用于产生模拟输出信号的电压开关，则也是可以想到的。在这个上下文中，直接意味着在数字多路复用器和下游的数字/模拟转换器之间没有设置用于调谐或者重新定时组合的数字中间信号的信号形式的另一调谐电路。然而，例如如果由多路复用器或者其用于电平转换的输出装置所提供的组合的中间信号的信号偏差不足以激活下游的电流或者电压开关，那么在那设置例如放大组合的中间信号的驱动电路是可以想到的。

附图说明

在下文中，参考在附图的图解图形中所说明的示例性实施例，对本发明进行更为详细地描述，其中：

图1示出用于表示根据本发明的、具有数字/模拟转换器设备的系统的框图；

图2示出针对图1中所示的数字/模拟转换器设备的多路复用器的特别有利的示例性实施例；

图3示出控制信号的信号/时间图，该控制信号用于激活多路复用器的开关元件和多路复用器的输出信号。

在附图的所有图形中，除非另有说明，相同的和功能相同的元件、特征和信号配备有相同的参考符号。

具体实施方式

图1通过框图来示出根据本发明的、具有数字/模拟转换器设备的通用系统。图1中的系统可以例如是任何通信系统或者任何基于计算机或基于软件的系统，通过参考符号10来表示该系统。在本示例性实施例中，系统10包括两个数据源11、12和根据本发明的n-位数字/模拟转换器设备13。该数字/模拟转换器设备13具有两个数据输入14、15和数据输出16。在所有情况下，将数据源11、12中的一个连接到数据输入14、15中的一个上。

设计数据源11、12中的每个，用于在其输出端处提供位宽度为n的数字数据信号Din1、Din2，在所有情况下，通过数据输入14、15中的一个将数字数据信号Din1、Din2耦合到下游的数字/模拟转换器设备13中。这些数字数据信号Din1、Din2例如是串行数据流，在该串行数据流上将要被转换的数字数据以二进制的形式编码或者被编码成温度计(thermometer)编码。

可以任何方式构造数据源11、12，例如，可将数据源11、12构造为传统的存储器(诸如DRAM存储器、SRAM存储器等等)。如果两个数据源11、12例如是所谓的DDR DRAM半导体存储器的部分，该DDR DRAM半导体存储器被设计用于在其输出端处提供两倍的数据速率，那么这是特别有利的。自然地，也可以想到的是，数据源11、12是在输出端处提供相应的数字数据信号Din1、Din2的逻辑电路的部分。还可以想到的是，数据源11、12是程序可控装置的部分，诸如是微处理器或者微控制器、或者具有例如PLD或者FPGA的硬连线逻辑电路的部分。

数字数据流Din1、Din2定义相应的数据通道17、18，经由来自相应的数据源11、12的数据输入14、15将该数字数据流Din1、Din2耦合到数字/模拟转换器设备13中。在图1中的示例性实施例中，设置位宽度为n的两个数据通道17、18，这两个数据通道相互并行排列。在所有情况下，一个通道具有多条对应于位宽度n的数据路径，这在图1中相应地示出。

数字/模拟转换器设备13包括数字地设置的多路复用器19和在该多路复用器19之后的数字/模拟转换器20。数字多路复用器19在其输入处被连接到数据输入14、15，以致经由两个数据通道17、18将数字数据流Din1、Din2提供给多路复用器19。如下文将通过图2和图3进行更为详细地描述的那样，设计多路复用器19用于组合这些并行数据流Din1、Din2，并从这些并行数据流Din1、Din2中产生单个串行数字数据流Din，可以在多路复用器19的输出21处得到该单个串行数字数据流Din。组合的数字数据信号Din的数据速率大于数据通道17、18的数字数据流Din1、Din2的数据速率，组合的数字数据信号Din的数据速率一般比数据通道17、18的数字数据流Din1、Din2的数据速率大2倍。将数字/模拟转换器20连接到多路复用器19的输出21。在数字/模拟转换器20中将在多路复用器19中如此被组合的数字数据流Din转换成模拟输出信号Dout，可以在数字/模拟转换器20的输出16并且因此也是数字/模拟转换器设备13的输出16处拾取该模拟输出信号Dout。

在二进制编码的数据输入信号的情况下，一般也设计下游的数字/模拟转换器20的相应的电流开关，用于进行二进制激活。在这种情况下，例如，以成比例(scaled)的方式来构造多路复用器19。

为了控制数字多路复用器19，数字/模拟转换器设备13还具有控制装置22。控制装置22在其输出端处产生控制信号C1-C4，通过这些控制信号C1—C4激活多路复用器19以及通过这些控制信号C1—C4来将数据通道17、18的多个数据流Din1、Din2组合起来。一般地，还设置时钟发生器23，该时钟发生器23为该控制装置22产生时钟信号CLK。

在本示例性实施例中，时钟发生器23和控制装置22已被示为数字/模拟转换器设备13的部分。自然地，也可以将这些元件22、23布置在数字/模拟转换器设备13的外部，并且例如，这些元件22、23是程序控制的装置的部分，如通常存在于传统的通信系统中那样。

在下文中，参考图2中的电路设备和图3中的信号/时间图，对根据本发明的数字/模拟转换器设备13的操作、特别是数字多路复用器19的操作进行详细地描述。

图2示出多路复用器的优选的示例性实施例，该多路复用器可被用在图1中的根据本发明的数字/模拟转换器设备中。在其输入处，将数字多路复用器19连接到两个数据输入14、15。多路复用器19也具有两个数据输出24、25，在这两个数据输出24、25处，以组合的形式输出经由两条数据路径17、18被耦合入的数据信号Din1、Din2。在数据输出24处，可以拾取组合的数据信号Din。此外，设置另一差分数据输出25，经由该差分数据输出25，可以输出对于其反相的数据信号Din′。

为了进行更好的描述，图2中的例子中的多路复用器19已被示为一位多路复用器，也就是说，数据通道17、18中的每个数据通道被设计用于在所有情况下容纳、处理和转发一位。然而，通常，本发明涉及n位多路复用器，其中，数据通道17、18中的每个数据通道因此都具有多个n个单独的数据通道，并且每个数据通道都被设计用于并行容纳、处理和转发相应数据源的n位。这样的n位多路复用器的电路设计规定，如例如在图2中所示的多路复用器电路可以根据位的数目n来相应地倍增。

图2中所示的数据通道17、18在多路复用器19中延续，并且这些数据通道直接在其数据输出24、25之前仅仅被组合。在本示例性实施例中，假定两个数据通道17、18和被布置在其中的元件以相同的方式被布置在两个数据通道17、18中。在下文中，尽管数据通道18以相同的方式来布置，但仅仅使用数据通道17作为例子来描述。

数据通道17具有两条差分数据路径17a、17b，在输入端处将这两条数据路径连接到数据输入14，并且在所有情况下，在输出端处将这两条数据路径耦合到输出24、25中的一个上。数据路径之一(在本示例性实施例中在所有情况下为下面的数据路径17b)具有在输入端处被连接到数据输入14的反相器30。可以经由两条数据路径17a、17b转发并且组合因此相互反相的数据信号D1、D1′，以至于可以在两个输出24、25处拾取差分数据信号Dz、Dz′，也就是说拾取具有相互反相的信号形式的数据流。

数据通道17具有读入开关装置31、同步装置32和读出开关装置33。使用装置31、32、33来预处理和定时在多个数据通道17、18中所转发的数据信号D1、D1′；D2、D2′。

读入开关装置31具有两个可控开关34、35。在所有情况下，两个可控开关34、35具有相同的控制连接36，在该控制连接36处可以施加控制信号C1。通过可控开关34、35，可以中断相应的数据路径17a、17b，可控开关34、35随着其受控路径被布置在相应的数据路径17a、17b中。在输入开关装置31之后是同步装置32。此处将该同步装置构造为简单的锁存器，并且该同步装置包括相互反向并联以及被布置在两条数据路径17a、17b之间的两个反相器37、38。在同步装置32之后是读出开关装置33。在所有情况下，对于每条数据路径17a、17b，读出开关装置33具有两组可控开关39-42，这些可控开关39-42的受控路径在相应的数据路径17a、17b中并且相对于彼此串联布置。第一可控开关39、41被连接到同步装置32的输出，并且因此，该第一可控开关39、41可以通过被存储在锁存器32中的信息来打开和关闭。串联电路的两个可控开关40、42在控制端处被连接到公共控制连接44，经由该公共控制连接44，通过控制信号C3来打开和关闭可控开关40、42。

一方面，将相应数据路径17a、17b的两组可控开关39、40；41、42的串联电路连接到第一电源连接43。在该电源连接43处，存在第一电源电势，例如，参考地电势GND。在输出端处，在所有情况下，将这些串联电路连接到公共节点44、45。在公共节点44、45处，将多个数据通道17、18和在数据通道17、18中所转发的数据输入信号D1、D1′；D2、D2′组合，以形成数字中间信号Dz、Dz′。就其功能而言，由于经由控制信号C3、C4来在那控制地组合两个数据通道17、18的所转发的数据信号D1、D1′；D2、D2′，可控开关40、42和公共节点45、46形成了多路复用器的实际部分。

可以将可控开关34、35；39-42构造成传统的MOSFET或者JFET。特别是当将根据本发明的数字/模拟转换器设备13以CMOS工艺来布置时，这是特别有利的，因为这允许保证快速切换次数。

在两个公共节点45、46和第二电源连接47之间，设置用于电平转换的装置48。在本示例性实施例中，将用于电平转换的装置48构造为电阻网络48。对于每条数据路径，电阻网络48具有电阻分压器49、50，在所有情况下，该电阻分压器的中间抽头51、52被连接到输出24、25之一。两个分压器49、50相互并联布置并且经由另一电阻器53被连接到第二电源连接47，在所有情况下，这两个分压器49、50具有此处相互串联布置的电阻器中的两个。第二电源连接47具有第二电源电势VDD(例如正电势)。

将两个输出连接24、25通常直接连接到下游的数字/模拟转换器20的相应的差分数据输入。这个数字/模拟转换器20从存在于连接24、25处的差分数据信号Din、Din′中产生模拟输出信号Dout。出于这个目的，该数字/模拟转换器20在输入端处具有电流或者电压开关(图中未示出)，这些电流或者电压开关经由组合的数字数据信号Din、Din′被激活并且与这些数字数据信号相关地提供模拟输出电流或者模拟输出电压，从该模拟输出电流或者模拟输出电压可以产生模拟输出信号Dout。

在下文中，参考图3中的信号/时间图，对(图2中所示的)多路复用器装置19的操作进行更为详细地描述：

通过控制信号C1、C2，经由读入开关装置31将数据信号Din1、Din2读入多路复用器19中。这两个控制信号C1、C2相互同步，并且一般是相互反相的。通过借助控制信号C1、C2来关闭这两个可控开关34、35，经由控制信号C1、C2时钟控制地将数据信号Din1、Din2的各个数据位读入到同步装置32的锁存器中并存储在该锁存器中。在相应的数据位32已被读入到同步装置之后，再次经由控制信号C1、C2打开可控开关34、35。一般地，但不是必须地，经由控制信号C3、C4同时关闭读出开关装置33的可控开关40、42。控制信号C3、C4与控制信号C1、C2同步并且相互反相。经由控制信号C3、C4来控制读出被存储在同步装置32中的数据，因为第二可控开关40、42是打开的。经由被存储在锁存器42中的信息来打开第一可控开关39、41。这样，公共节点45、46被连接到电源电压(VDD-GND)，并且与控制信号C3、C4的时钟同步地产生数字中间信号Dz、Dz′。这样，激活了多路复用器19的输出24、25。

一般地，但不是必须地，适用的是，在所有情况下，两个时钟信号C1、C4和两个时钟信号C2、C3都相同。特别是为了降低激活的开销，这是有利的，该消耗在多路复用器19的激活电路22、23的电路设备中也会有显著的降低。

在每条数据路径17a、17b上，经由控制时钟信号C1、C2装载同步装置32的锁存器，并且利用控制时钟信号C3、C4的下一个时钟再次从同步装置32的锁存器32中读出，以及经由公共节点45、46被提供给输出24、25。为了提供存在于输出24、25处的数据信号Din、Din′的正确的切换电平，设置电阻网络48。这个电阻网络48提供任何差分信号偏移(“摇摆”)，并且通过选择电阻网络48的适当电阻值来以简单的方式适当地调节。

对于数字多路复用器19的操作，相比于当经由控制信号C3、C4来激活可控开关40、42时，通过控制信号C1、C2来激活可控开关34、35并不那么严格，因为可控开关40、42的两个控制信号C3、C4对存在于公共节点45、46处的组合的数字中间信号Dz、Dz′的信号质量有直接的影响。

尽管通过优选的示例性实施例，上面已经描述了本发明，但并不局限于此，而是可以在不偏离本发明的概念的情况下以多种方式进行修改。

这样，在本示例性实施例中，总是假定数字/模拟转换器设备正好具有两个数据通道。实际上，可以理解，这个数目仅仅是示例性的，而且也可以针对更多数目的数据通道来构造数字/模拟转换器设备。出于这个目的，仅需要相应地修改多路复用器以及特别是激活数据通道。

此外，理所当然，数字/模拟转换器设备除了用于通信系统或者存储器系统之外也有利地用于任何其它应用，其中，必须在最短的时间内以高数据质量来转换非常大的数据量。

理所当然，可以设置用于电平转换的任何装置来取代电阻网络，例如通过开关晶体管等来取代。在微小的变型中，这也是可以忽略的。

同样地，也不必需要用于激活可控开关的控制信号是相同的，这些控制信号也可以是彼此不同的。此外，相应数据通道的相应控制信号彼此之间也不必是时钟同步的，而是也可以相互异步地被构造。

在整个本专利申请中，数字信号被理解为具有逻辑的信号，也就是说具有数字信息的信号。逻辑“0”或者“1”也不必分别具有0伏特电平或者VDD电平。相反地，仅仅意味着，逻辑电平(“0”)应该比另一个逻辑电位(“1”)低。

尽管在图2中的示例性实施例中，在那所示的多路复用器针对n＝1位被示出，但本发明不应被限于此，而是对于在那所描述的多路复用器，可被扩展到相应地乘以电路设备所得到的相应的位数。

参考标记列表

10                   系统、通信系统

11、12               数据源

13                   数字/模拟转换器设备

14、15               数据输入

16                   数据输出

17、18               数据通道

19                   数字多路复用器

20                   数字/模拟转换器

21                   多路复用器的输出

22                   控制装置

23                   时钟发生器

30                   反相器

31                   读入开关装置

32                   同步装置、锁存器

33                   读出开关装置

34、35               可控开关

36                   控制连接

37、38               反相器

39-42                可控开关

43                   第一电源连接

44                   控制连接

45、46               公共节点

47                   第二电源连接

48                   电阻网络

49、50               分压器、电阻器

51、52               抽头

53                   电阻器

n                位宽度、位的数目

C1-C4            控制信号、时钟信号

CLK              时钟信号

Din、Din′       组合的数字数据流、(具有提高的数据速率的)数字数据输出信号

Din1、Din2       数字数据流、(具有低数据速率的)数据输入信号

D1、D1′、D2、D2′(具有低数据速率的)数据通道中所转发的数字数据输入信号

Dout             模拟输出信号

Dz、Dz′         数字中间信号

Claims (10)

1、一种多通道数字/模拟转换器设备(13)，用于将多个数字数据输入信号(Din1，Din2)转换成模拟输出信号(Dout)，

-包括至少两个用于接收和转发相应数目的数字数据输入信号(Din1，Din2)的数据通道(17，18)，

-具有数字多路复用器(19)，该数字多路复用器(19)将被布置在输出端处的公共节点(45，46)处的数据通道(17，18)中所转发的至少两个数字数据输入信号(D1，D1′；D2，D2′)组合起来，以形成数字中间信号(Dz，Dz′)，

具有调谐装置(32，33)的多路复用器(19)，通过该调谐装置(32，33)将在数据通道(17，18)中所转发的至少两个数字数据输入信号(D1，D1′；D2，D2′)的时间特性相对于彼此进行调谐；

其特征在于：

-位于该多路复用器(19)之后的数字/模拟转换器(20)，该数字/模拟转换器(20)将所组合的数字中间信号(Dz，Dz′)转换成模拟输出信号(Dout)。

2、如权利要求1中所述的数字/模拟转换器设备，其中，所述调谐装置(32，33)具有同步装置(32)，经由该同步装置(32)通过时钟同步的控制信号(C3，C4)使多个数据通道(17，18)的所转发的数字数据输入信号(D1，D1′；D2，D2′)彼此同步。

3、如权利要求2中所述的数字/模拟转换器设备，其中，所述同步装置(32)具有锁存器(32)。

4、如权利要求3中所述的数字/模拟转换器设备，其中，所述调谐装置(32，33)在其输出处具有可控的输出开关装置(33)，该可控的输出开关装置(33)位于所述锁存器(32)之后以及被用于时钟同步地从所述锁存器(32)中读出所转发的数字数据输入信号(D1，D1′；D2，D2′)。

5、如权利要求3或4之一中所述的数字/模拟转换器设备，其中，在输入端处设置可控的输入开关装置(31)，该可控的输入开关装置(31)位于所述锁存器(32)之前并被用于将所述数据输入信号(Din1，Din2)时钟控制地读入所述锁存器(32)中。

6、如权利要求5所述的数字/模拟转换器设备，其中，所述输入开关装置(31)和/或所述输出开关装置(33)在所有情况下在每个数据通道(17，18)中具有至少一个可控开关(34，35；39-42)，所述可控开关(34，35；39-42)的受控路径被布置在数据通道(17，18)之一的数据路径(17a，17b)上，并且在所有情况下，所述受控路径经由控制信号(C1-C4)来激活。

7、如权利要求1所述的数字/模拟转换器设备，其中，所述多路复用器(19)和/或所述位于该多路复用器(19)之后的数字/模拟转换器(20)被构造为全差分的。

8、如权利要求1所述的数字/模拟转换器设备，其中，设置用于电平转换的装置(48)，该用于电平转换的装置(48)被布置在所述多路复用器(19)的输出(21)和所述公共节点(45，46)之间，并且设计该用于电平转换的装置(48)用于规定所述中间信号(Dz，Dz′)的预定的逻辑电平。

9、如权利要求8所述的数字/模拟转换器设备，其中，所述用于电平转换的装置(48)被构造为电阻网络(48)。

10、如权利要求1所述的数字/模拟转换器设备，其中，所述数字/模拟转换器(20)在输入端处具有电流开关，所述电流开关直接被连接到控制端处的在前的多路复用器(19)的输出。

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