JP4685883B2 - 半導体回路 - Google Patents

Description

本発明は、半導体回路に関し、特に、入力信号をクロック信号に同期したＮＲＺ（Non Return to Zero）信号及びＲＺ（Return to Zero）信号に変換可能な符号化回路に用いて好適なものである。

光通信器や論理回路等で用いられる回路の１つに、伝送された信号のレベルを判別する識別回路がある。その識別回路を用い、入力されるＮＲＺ信号をクロック信号により識別又は波形整形してＮＲＺ信号及びＲＺ信号の異なる符号形式で出力する回路としては、図５に示すような従来回路がある。

図５に示すように、ＮＲＺ識別回路１０１とＮＲＺ／ＲＺ変換・識別回路１０２とが並列に配置され、それらには外部からのＮＲＺ入力信号及びクロック信号がそれぞれ入力される。ＮＲＺ／ＲＺ変換・識別回路１０２は、入力されるＮＲＺ信号をＲＺ信号に変換するＮＲＺ／ＲＺ変換機能（例えば、特許文献１参照。）及びそのＲＺ信号を識別するＲＺ識別機能を有する回路である。ＮＲＺ識別回路１０１及びＮＲＺ／ＲＺ変換・識別回路１０２の出力が、スイッチやセレクタなどを用いた選択回路１０３により選択的に出力信号として出力される。すなわち、従来回路は、並列に配置したＮＲＺ識別回路１０１とＮＲＺ／ＲＺ変換・識別回路１０２を選択回路１０３により切り替える構成となっている。

しかしながら、図５に示したような従来回路は、ＮＲＺ識別回路１０１及びＮＲＺ／ＲＺ変換・識別回路１０２がそれぞれ必要である。そのため、同じような規模の回路を並べて構成され、回路構成が倍増しレイアウト面積（回路面積）及び消費電力が増大するという問題がある。

これに対して、ＮＲＺ識別回路内にトランジスタを追加することにより、従来回路におけるＮＲＺ識別回路及びＮＲＺ／ＲＺ変換・識別回路としてのそれぞれの機能を切り替える回路が、例えば特許文献２（図１参照）に提案されている。しかし、特許文献２に記載の回路は、電流制御型のバイポーラトランジスタを用いて構成すれば動作するが、電圧制御型の電界効果トランジスタ（ＦＥＴ）を用いて構成した場合には誤動作してしまう。詳細には、特許文献２の図１に示される回路を電圧制御型のＦＥＴを用いて構成した場合には、図中のトランジスタ２２に流れる電流が遮断されるべきときにも電流が流れるために誤動作してしまう。

特開２００４−８８５３９号公報 特公平６−８３０７６号公報

本発明は、ＮＲＺ識別回路としての機能と、ＮＲＺ／ＲＺ変換及び識別回路としての機能とが切り替え可能で、かつ使用するトランジスタの種類によらず各機能を確実に実現する半導体回路を提供することを目的とする。

本発明に係る半導体回路は、切替回路と第１の処理回路と第２の処理回路とを備える。切替回路は、外部からの入力信号をクロック信号に同期したＲＺ信号及びＮＲＺ信号のいずれの信号に変換して出力するか制御する。第１の処理回路は、クロック信号が第１の電位レベルのときに、入力信号を読み込んでそれに応じた第１の信号を出力し、クロック信号が第２の電位レベルのときに、第１の信号を保持して出力する。第２の処理回路は、クロック信号が第２の電位レベルのときに、第１の処理回路から出力された第１の信号を読み込んでそれに応じた第２の信号を外部に出力し、クロック信号が第１の電位レベルのときに、切替回路による制御に応じて、２値論理における低電位レベルの信号又は第２の信号を保持して当該第２の信号を出力する。

本発明によれば、入力信号をクロック信号に同期したＲＺ信号に変換して出力する場合、クロック信号が第２の電位レベルの期間はクロック信号が第１の電位レベルのときに読み込んだ入力信号に応じた信号が出力され、クロック信号が第１の電位レベルの期間は低電位レベルの信号が出力される。一方、入力信号をクロック信号に同期したＮＲＺ信号に変換して出力する場合、クロック信号が第１の電位レベルのときに読み込んだ入力信号に応じた信号が、クロック信号が第２の電位レベルの期間に続いて第１の電位レベルの期間においても出力される。これにより、それぞれの回路を設けなくとも、半導体回路にてＮＲＺ識別回路の機能とＮＲＺ／ＲＺ変換及び識別回路の機能を切り替えて各機能を確実に実現することができるようになる。

図１は、本発明の第１の実施形態による半導体回路の構成例を示す回路図である。 図２は、図１に示す回路の動作を示すタイミングチャートである。 図３は、本発明の第２の実施形態による半導体回路の構成例を示す回路図である。 図４は、本発明の第３の実施形態による半導体回路の構成例を示す回路図である。 図５は、従来回路の構成を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体回路を適用した信号処理回路１の構成例を示す回路図である。第１の実施形態における信号処理回路１は、入力されるＮＲＺ信号とクロック信号との同期をとり、クロック信号に同期したＮＲＺ信号を識別し再生するＮＲＺ識別回路としての機能を有する。また、信号処理回路１は、入力されるＮＲＺ信号からクロック信号に同期したＲＺ信号を生成するＮＲＺ／ＲＺ変換回路、及びそのＲＺ信号を識別するＲＺ識別回路としての機能を有する。つまり、信号処理回路１は、ＮＲＺ／ＲＺ変換機能と、ＮＲＺ信号及びＲＺ信号の識別機能をそれぞれ有しており、例えば光受信器におけるＮＲＺ／ＲＺ識別回路等に用いて好適である。

まず、信号処理回路１が備える各端子について説明する。
電源電圧端子（ＧＮＤ端子）５１には高いレベルの第１の電位が印加され、電源電圧端子（ＶＳＳ端子）５２には第１の電位より低いレベルの第２の電位が印加される。信号処理回路１に用いる電源がマイナス電源である場合には、例えばＧＮＤ端子５１にグランドレベルの電位が印加され、ＶＳＳ端子５２にグランドレベルに対して負の所定電位が印加される。なお、信号処理回路１に用いる電源はプラス電源であっても良く、その場合には例えばＶＳＳ端子５２にグランドレベルの電位が印加され、ＧＮＤ端子５１にグランドレベルに対して正の所定電位が印加される。

データ入力端子（ＤＡＴＡ端子）５３には外部から入力データとしてのＮＲＺ信号が供給され、そのＮＲＺ信号の反転（逆相）信号がデータ入力端子（／ＤＡＴＡ端子）５４に供給される。クロック入力端子（ＣＬＫ端子）５５には外部からクロック信号が供給され、そのクロック信号の反転信号がクロック入力端子（／ＣＬＫ端子）５６に供給される。

データ出力端子（ＯＵＴ端子）５７はクロック信号に同期したＮＲＺ信号又はＲＺ信号を出力データとして出力する端子であり、データ出力端子（／ＯＵＴ端子）５８はクロック信号に同期したＮＲＺ信号又はＲＺ信号の反転信号を出力データとして出力する端子である。

入力端子（Ａ端子）５９にはハイレベルの電位（直流電位）が印加され、入力端子（／Ａ端子）６０にはローレベルの電位（直流電位）が印加される。制御端子（ＳＷＡ端子）６１及び制御端子（ＳＷＢ端子）６２には、ＮＲＺ信号又はＲＺ信号のいずれを出力データとして出力するかを切り替えるための制御信号がそれぞれ供給される。

次に、信号処理回路１の回路構成について説明する。
信号処理回路１は、電界効果トランジスタ（Field Effect
Transistor：ＦＥＴ、以下、単に「トランジスタ」と称す。）１１〜３１、電流源４１〜４６、及び抵抗４７〜５０を有する。

トランジスタ１１のドレインは、抵抗４７を介してＧＮＤ端子５１に接続され、トランジスタ１１のゲートは、ＤＡＴＡ端子５３に接続されている。トランジスタ１２のドレインは、抵抗４８を介してＧＮＤ端子５１に接続され、トランジスタ１２のゲートは、／ＤＡＴＡ端子５４に接続されている。トランジスタ１１、１２のそれぞれのソースは、トランジスタ１５のドレインに接続されている。トランジスタ１５のゲートは、ＣＬＫ端子５５に接続され、トランジスタ１５のソースは、電流源４１を介してＶＳＳ端子５２に接続されている。すなわち、トランジスタ１１、１２は、差動対を構成し、この差動対に対する電力の供給がトランジスタ１５により制御される。

トランジスタ１１、１２、１５、電流源４１、及び抵抗４７、４８は、ＣＬＫ端子５５に入力されるクロック信号がハイレベルであるときに、ＤＡＴＡ端子５３（／ＤＡＴＡ端子５４）に供給される入力信号を読み込む。そして、読み込んだ信号に応じた出力、詳細には読み込んだ信号の電位レベルを反転させた電位レベルを、トランジスタ１１（トランジスタ１２）のドレインより出力する。すなわち、トランジスタ１１、１２、１５、電流源４１、及び抵抗４７、４８は、第１のサンプル回路として機能する。

トランジスタ１３のドレインは、トランジスタ１１のドレインに接続され、トランジスタ１３のゲートは、トランジスタ１８のソースに接続されている。トランジスタ１４のドレインは、トランジスタ１２のドレインに接続され、トランジスタ１４のゲートは、トランジスタ１７のソースに接続されている。トランジスタ１３、１４のそれぞれのソースは、トランジスタ１６のドレインに接続されている。トランジスタ１６のゲートは、／ＣＬＫ端子５６に接続され、トランジスタ１６のソースは、電流源４１を介してＶＳＳ端子５２に接続されている。すなわち、トランジスタ１３、１４は、差動対を構成し、この差動対に対する電力の供給がトランジスタ１６により制御される。

トランジスタ１３、１４、１６、及び電流源４１は、／ＣＬＫ端子５６に入力される信号（逆相のクロック信号）がハイレベル、言い換えればＣＬＫ端子５５に入力されるクロック信号がローレベルである期間において、トランジスタ１１（トランジスタ１２）のドレインより出力された信号を保持する。すなわち、トランジスタ１３、１４、１６、及び電流源４１は、第１のサンプル回路から出力された信号を保持する第１のホールド回路として機能する。

トランジスタ１７のドレインは、ＧＮＤ端子５１に接続され、トランジスタ１７のゲートは、トランジスタ１１のドレインに接続されている。トランジスタ１７のソースは、電流源４２を介してＶＳＳ端子５２に接続されている。すなわち、トランジスタ１７によるソースフォロワ回路が構成されている。トランジスタ１７及び電流源４２は、トランジスタ１１のドレインより出力される信号に応じて、その信号の電位レベルを“０（ゼロ）”又は“１”に対応する所定のレベルに変換する第１のレベルシフト回路として機能する。

トランジスタ１８のドレインは、ＧＮＤ端子５１に接続され、トランジスタ１８のゲートは、トランジスタ１２のドレインに接続されている。トランジスタ１８のソースは、電流源４３を介してＶＳＳ端子５２に接続されている。すなわち、トランジスタ１８によるソースフォロワ回路が構成されている。トランジスタ１８及び電流源４３は、トランジスタ１２のドレインより出力される信号に応じて、その信号の電位レベルを“０”又は“１”に対応する所定のレベルに変換する第１のレベルシフト回路として機能する。

トランジスタ１９のドレインは、抵抗４９を介してＧＮＤ端子５１に接続され、トランジスタ１９のゲートは、トランジスタ１７のソースに接続されている。トランジスタ２０のドレインは、抵抗５０を介してＧＮＤ端子５１に接続され、トランジスタ２０のゲートは、トランジスタ１８のソースに接続されている。トランジスタ１９、２０のそれぞれのソースは、トランジスタ２５のドレインに接続されている。トランジスタ２５のゲートは、／ＣＬＫ端子５６に接続され、トランジスタ２５のソースは、電流源４４を介してＶＳＳ端子５２に接続されている。すなわち、トランジスタ１９、２０は、差動対を構成し、この差動対に対する電力の供給がトランジスタ２５により制御される。

トランジスタ１９、２０、２５、電流源４４、及び抵抗４９、５０は、／ＣＬＫ端子５６に入力される信号（逆相のクロック信号）がハイレベル（ＣＬＫ端子５５に入力されるクロック信号がローレベル）であるときに、第１のホールド回路により保持された信号を読み込む。そして、読み込んだ信号に応じた出力、詳細には取り込んだ信号の電位レベルを反転させた電位レベルを、トランジスタ１９（トランジスタ２０）のドレインより出力する。すなわち、トランジスタ１９、２０、２５、電流源４４、及び抵抗４９、５０は、第１のホールド回路により保持された信号を読み込む第２のサンプル回路として機能する。

トランジスタ２１のドレインは、トランジスタ１９のドレインに接続され、トランジスタ２１のゲートは、Ａ端子５９に接続されている。トランジスタ２２のドレインは、トランジスタ２０のドレインに接続され、トランジスタ２２のゲートは、／Ａ端子６０に接続されている。トランジスタ２１、２２のそれぞれのソースは、トランジスタ２６のドレインに接続されている。トランジスタ２６のゲートは、トランジスタ２８のソースに接続され、トランジスタ２６のソースは、電流源４４を介してＶＳＳ端子５２に接続されている。トランジスタ２８のドレインは、ＣＬＫ端子５５に接続され、トランジスタ２８のゲートは、ＳＷＡ端子６１に接続されている。すなわち、トランジスタ２１、２２は、相補の関係を有するＤＣレベルが入力される差動対を構成し、この差動対に対する電力の供給がトランジスタ２６により制御される。

トランジスタ２１、２２、２６、及び電流源４４は、トランジスタ２８がオン状態で、かつＣＬＫ端子５５に入力されるクロック信号がローレベルである期間において、トランジスタ１９（トランジスタ２０）のドレインから供給された信号を出力する。また、トランジスタ２８がオン状態で、かつＣＬＫ端子５５に入力されるクロック信号がハイレベルである期間において、トランジスタ２１のドレインより“０”（トランジスタ２２のドレインより“１”）に対応する所定レベルの信号を出力する。すなわち、トランジスタ２１、２２、２６、及び電流源４４は、クロック信号の電位レベルに応じて、第２のサンプル回路から出力された信号又は“０”（“１”）に対応する所定レベルの信号を出力する信号選択回路として機能する。

また、トランジスタ２８は、ＳＷＡ端子６１に入力される制御信号がハイレベルであるときに、ＣＬＫ端子５５に入力されるクロック信号を信号選択回路に供給する。トランジスタ２８は、信号選択回路を動作させるか否かを制御する動作制御回路として機能する。

トランジスタ２３のドレインは、トランジスタ１９のドレインに接続され、トランジスタ２３のゲートは、トランジスタ３１のソースに接続されている。トランジスタ２４のドレインは、トランジスタ２０のドレインに接続され、トランジスタ２４のゲートは、トランジスタ３０のソースに接続されている。トランジスタ２３、２４のそれぞれのソースは、トランジスタ２７のドレインに接続されている。トランジスタ２７のゲートは、トランジスタ２９のソースに接続され、トランジスタ２７のソースは、電流源４４を介してＶＳＳ端子５２に接続されている。トランジスタ２９のドレインは、ＣＬＫ端子５５に接続され、トランジスタ２９のゲートは、ＳＷＢ端子６２に接続されている。すなわち、トランジスタ２３、２４は、差動対を構成し、この差動対に対する電力の供給がトランジスタ２７により制御される。

トランジスタ２３、２４、２７、及び電流源４４は、トランジスタ２９がオン状態で、かつＣＬＫ端子５５に入力されるクロック信号がハイレベルである期間において、トランジスタ１９（トランジスタ２０）のドレインより出力された信号を保持する。すなわち、トランジスタ２３、２４、２７、及び電流源４４は、第２のサンプル回路から出力された信号を保持する第２のホールド回路として機能する。

また、トランジスタ２９は、ＳＷＢ端子６２に入力される制御信号がハイレベルであるときに、ＣＬＫ端子５５に入力されるクロック信号を第２のホールド回路に供給する。トランジスタ２９は、第２のホールド回路を動作させるか否かを制御する動作制御回路として機能する。

ここで、トランジスタ２８及び２９は、ＳＷＡ端子６１及びＳＷＢ端子６２にそれぞれ入力される制御信号により、同時にオン状態となることがなく一方のみがオン状態となるように排他的に制御される。すなわち、トランジスタ２８及び２９は、選択的にオン状態となるように制御され、信号選択回路又は第２のホールド回路のいずれを動作させるか切り替える切替回路として機能する。

トランジスタ３０のドレインは、ＧＮＤ端子５１に接続され、トランジスタ３０のゲートは、トランジスタ１９のドレインに接続されている。トランジスタ３０のソースは、電流源４５を介してＶＳＳ端子５２に接続され、トランジスタ３０のソースと電流源４５との相互接続点がＯＵＴ端子５７に接続されている。すなわち、トランジスタ３０によるソースフォロワ回路が構成されている。

トランジスタ３０及び電流源４５は、トランジスタ１９のドレインより出力される信号に応じて、その信号の電位レベルを“０”又は“１”に対応する所定のレベルに変換する第２のレベルシフト回路として機能する。トランジスタ３０及び電流源４５による第２のレベルシフト回路の出力が、ＯＵＴ端子５７より外部に出力される。

トランジスタ３１のドレインは、ＧＮＤ端子５１に接続され、トランジスタ３１のゲートは、トランジスタ２０のドレインに接続されている。トランジスタ３１のソースは、電流源４６を介してＶＳＳ端子５２に接続され、トランジスタ３１のソースと電流源４６との相互接続点が／ＯＵＴ端子５８に接続されている。すなわち、トランジスタ３１によるソースフォロワ回路が構成されている。

トランジスタ３１及び電流源４６は、トランジスタ２０のドレインより出力される信号に応じて、その信号の電位レベルを“０”又は“１”に対応する所定のレベルに変換する第２のレベルシフト回路として機能する。トランジスタ３１及び電流源４６による第２のレベルシフト回路の出力が、／ＯＵＴ端子５８より外部に出力される。

次に、信号処理回路１の動作について説明する。
図２は、図１に示した信号処理回路１の動作を示すタイミングチャートである。図２においては、それぞれ入出力される端子名を引用し、ＤＡＴＡ端子５３に供給される入力データとしてのＮＲＺ入力信号、ＣＬＫ端子５５に供給されるクロック信号、ＳＷＡ端子６１に供給される制御信号、ＳＷＢ端子６２に供給される制御信号、及びＯＵＴ端子５７から出力データとして出力される信号の各波形を示している。

まず、ＳＷＡ端子６１に供給される制御信号がハイレベルであり、かつＳＷＢ端子６２に供給される制御信号がローレベルである場合の動作（図２に示す期間ＴＡにおける動作）について説明する。すなわち、トランジスタ２８がオン状態、かつトランジスタ２９がオフ状態である場合の信号処理回路１の動作について説明する。このとき、信号処理回路１は、入力されるＮＲＺ信号からクロック信号に同期したＲＺ信号を生成するＮＲＺ／ＲＺ変換機能、及びそのＲＺ信号を識別するＲＺ識別機能を実現する。なお、説明の便宜上、このＮＲＺ／ＲＺ変換機能及びＲＺ識別機能が実現される動作を「第１の機能動作」と称する。

ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４にそれぞれ供給されたＮＲＺ入力信号及びその反転信号は、ＣＬＫ端子５５に入力されるクロック信号がハイレベルであるときに第１のサンプル回路に読み込まれる。

例えば、クロック信号がハイレベルであり、かつＮＲＺ入力信号がハイレベル、すなわちＮＲＺ入力信号の論理が“１”である場合には、トランジスタ１１及び１５がオン状態となり、トランジスタ１１のドレインと抵抗４７との相互接続点（ノードＮＰ１）の電位はローレベルとなる。また、トランジスタ１２はオフ状態であるので、トランジスタ１２のドレインと抵抗４８との相互接続点（ノードＮＮ１）の電位はハイレベルとなる。

したがって、トランジスタ１７のソースよりなる出力ノードのノードＮＰ２の電位は、ローレベル、すなわち論理が“０”となる。また、トランジスタ１８のソースよりなる出力ノードのノードＮＮ２の電位は、ハイレベル（“１”）となる。

次に、クロック信号がハイレベルからローレベルに遷移すると、トランジスタ１５がオフ状態となり、トランジスタ１６がオン状態となる。これにより、クロック信号がローレベルである期間中において、第１のサンプル回路から出力された信号は第１のホールド回路により保持される。

上述のようにしてノードＮＰ１がローレベル、すなわちノードＮＰ２がローレベル（“０”）である場合には、クロック信号がローレベルの期間中において、トランジスタ１３及び１６はオン状態となり、トランジスタ１４はオフ状態となる。したがって、ノードＮＰ１の電位はローレベルに維持され、ノードＮＮ１の電位はハイレベルに維持される。

また、クロック信号がローレベルであるときに、ノードＮＰ２及びＮＮ２の電位（第１のサンプル回路により読み込まれ第１のホールド回路により保持された信号）は、第２のサンプル回路に読み込まれる。

クロック信号がローレベルであり、かつ上述のようにしてノードＮＰ２の電位がローレベル（“０”）である場合には、トランジスタ１９はオフ状態であるので、トランジスタ１９のドレインと抵抗４９との相互接続点（ノードＮＰ３）の電位はハイレベルとなる。また、トランジスタ２０及び２５がオン状態となり、トランジスタ２０のドレインと抵抗５０との相互接続点（ノードＮＮ３）の電位はローレベルとなる。

したがって、トランジスタ３０のソースよりなる出力ノードのノードＮＰ４の電位は、ハイレベル（“１”）となる。また、トランジスタ３１のソースよりなる出力ノードのノードＮＮ４の電位は、ローレベル（“０”）となる。すなわち、信号処理回路１のＯＵＴ端子５７からは、ＤＡＴＡ端子５３より入力されたハイレベル（“１”）が出力され、／ＯＵＴ端子５８からは、／ＤＡＴＡ端子５４より入力されたローレベル（“０”）が出力される。

この状態で、クロック信号がローレベルからハイレベルに遷移すると、トランジスタ２５がオフ状態となるとともに、トランジスタ２８を介してクロック信号がゲートに供給されるトランジスタ２６がオン状態となる。また、トランジスタ２１は、Ａ端子５９にハイレベルの電位が常に印加されているために常時オン状態であり、トランジスタ２２は、／Ａ端子６０にローレベルの電位が常に印加されているために常時オフ状態である。これにより、クロック信号がハイレベルである期間中において、ノードＮＰ３の電位はローレベルとなり、ノードＮＮ３の電位はハイレベルとなる。

これにより、ノードＮＰ４の電位はローレベル（“０”）となる。また、ノードＮＮ４の電位は、ハイレベル（“１”）となる。したがって、クロック信号がハイレベルである期間中においては、ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４より入力された信号にかかわらず、ＯＵＴ端子５７からローレベル（“０”）が出力され、／ＯＵＴ端子５８からハイレベル（“１”）が出力される。

また、例えば、クロック信号がハイレベルであり、かつＮＲＺ入力信号がローレベル（“０”）である場合には、第１のサンプル回路において、トランジスタ１１がオフ状態となり、トランジスタ１２及び１５がオン状態となる。これにより、ノードＮＰ１の電位はハイレベルとなり、ノードＮＮ１の電位はローレベルとなる。したがって、ノードＮＰ２の電位はハイレベル（“１”）となる。また、ノードＮＮ２の電位はローレベル（“０”）となる。

そして、クロック信号がハイレベルからローレベルに遷移すると、トランジスタ１５がオフ状態となり、トランジスタ１６がオン状態となる。そして、上述したようにクロック信号がローレベルの期間中において、ノードＮＰ１及びＮＮ１の電位は、ハイレベル（“１”）及びローレベル（“０”）にそれぞれ維持される。

また、クロック信号がローレベルであるときに、ノードＮＰ２及びＮＮ２の電位は、第２のサンプル回路に読み込まれ、ノードＮＰ２及びＮＮ２の電位がそれぞれハイレベル（“１”）及びローレベル（“０”）である場合には、トランジスタ１９及び２５がオン状態となり、トランジスタ２０がオフ状態となる。これにより、ノードＮＰ３の電位はローレベルとなり、ノードＮＮ３の電位はハイレベルとなる。

したがって、ノードＮＰ４の電位はローレベル（“０”）となる。また、ノードＮＮ４の電位はハイレベル（“１”）となる。すなわち、信号処理回路１のＯＵＴ端子５７からは、ＤＡＴＡ端子５３より入力されたローレベル（“０”）が出力され、／ＯＵＴ端子５８からは、／ＤＡＴＡ端子５４より入力されたハイレベル（“１”）が出力される。

この状態で、クロック信号がローレベルからハイレベルに遷移すると、トランジスタ２５がオフ状態となるとともに、クロック信号がゲートに供給されるトランジスタ２６がオン状態となる。また、上述したように、トランジスタ２１は常時オン状態であるので、クロック信号がハイレベルである期間中において、ノードＮＰ３の電位はローレベルとなり、ノードＮＮ３の電位はハイレベルとなる。したがって、ＤＡＴＡ端子５３より入力された信号にかかわらず、ＯＵＴ端子５７からローレベル（“０”）が出力される。また、／ＤＡＴＡ端子５４より入力された信号にかかわらず、／ＯＵＴ端子５８からハイレベル（“１”）が出力される。

以上のように、ＳＷＡ端子６１に供給される制御信号がハイレベルであり、かつＳＷＢ端子６２に供給される制御信号がローレベルである場合には、信号選択回路にクロック信号が供給され、第２のホールド回路へのクロック信号の供給が遮断される。これにより、信号選択回路及び第２のホールド回路のうち信号選択回路のみを動作させることで、信号処理回路１は入力されたＮＲＺ入力信号から生成及び識別して得られるクロック信号に同期したＲＺ信号を出力する。

次に、ＳＷＡ端子６１に供給される制御信号がローレベルであり、かつＳＷＢ端子６２に供給される制御信号がハイレベルである場合の動作（図２に示す期間ＴＢにおける動作）について説明する。すなわち、トランジスタ２８がオフ状態、かつトランジスタ２９がオン状態である場合の信号処理回路１の動作について説明する。このとき、信号処理回路１は、入力されるＮＲＺ信号とクロック信号との同期をとり、クロック信号に同期したＮＲＺ信号を識別するＮＲＺ識別機能を実現する。なお、説明の便宜上、このＮＲＺ識別機能が実現される動作を「第２の機能動作」と称する。

なお、第２の機能動作において、クロック信号がハイレベルであるときに、ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４に供給されたＮＲＺ入力信号及びその反転信号が第１のサンプル回路に読み込まれ、その後、クロック信号がローレベルに遷移してローレベルである期間中において、第１のサンプル回路から出力された信号が第１のホールド回路により保持される動作は、上述した第１の機能動作と同じである。

また、クロック信号がローレベルであるときに、ノードＮＰ２及びＮＮ２の電位が第２のサンプル回路に読み込まれて、ＯＵＴ端子５７及び／ＯＵＴ端子５８から、ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４よりそれぞれ入力された電位レベルが出力される動作も第１の機能動作と同じである。

つまり、入力されたＮＲＺ入力信号及びその反転信号を第１のサンプル回路にて読み込み、さらに第１のサンプル回路から出力された信号を第２のサンプル回路にて読み込むことにより、ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４より入力された電位レベルがＯＵＴ端子５７及び／ＯＵＴ端子５８から出力されるまでの動作については、第１の機能動作と第２の機能動作とは同じである。この状態でクロック信号がローレベルからハイレベルに遷移した後の動作が第１の機能動作と第２の機能動作とでは異なる。

クロック信号がローレベルからハイレベルに遷移すると、トランジスタ２５がオフ状態となるとともに、トランジスタ２９を介してクロック信号がゲートに供給されるトランジスタ２７がオン状態となる。これにより、クロック信号がハイレベルである期間中において、第２のサンプル回路から出力された信号は第２のホールド回路により保持される。

例えば、ノードＮＰ３がハイレベル、すなわちノードＮＰ４がハイレベル（“１”）である場合には、クロック信号がハイレベルの期間中において、トランジスタ２４及び２７はオン状態となり、トランジスタ２３はオフ状態となる。これにより、ノードＮＰ３の電位はハイレベルに維持され、ノードＮＮ３の電位はローレベルに維持される。

したがって、ノードＮＰ４の電位はハイレベル（“１”）となる。また、ノードＮＮ４の電位はローレベル（“０”）となる。すなわち、クロック信号がハイレベルの期間中においても、ＤＡＴＡ端子５３より入力されたハイレベル（“１”）がＯＵＴ端子５７から出力され、／ＤＡＴＡ端子５４より入力されたローレベル（“０”）が／ＯＵＴ端子５８から出力される。

また、例えば、ノードＮＰ３がローレベル、すなわちノードＮＰ４がローレベル（“０”）である場合には、クロック信号がハイレベルの期間中において、トランジスタ２３及び２７がオン状態となり、トランジスタ２４がオフ状態となる。これにより、ノードＮＰ３の電位はローレベルに維持され、ノードＮＮ３の電位はハイレベルに維持される。

したがって、ノードＮＰ４の電位はローレベル（“０”）となる。また、ノードＮＮ４の電位はハイレベル（“１”）となる。すなわち、クロック信号がハイレベルの期間中においても、ＤＡＴＡ端子５３より入力されたローレベル（“０”）がＯＵＴ端子５７から出力され、／ＤＡＴＡ端子５４より入力されたハイレベル（“１”）が／ＯＵＴ端子５８から出力される。

以上のように、ＳＷＡ端子６１に供給される制御信号がローレベルであり、かつＳＷＢ端子６２に供給される制御信号がハイレベルである場合には、信号選択回路へのクロック信号の供給が遮断され、第２のホールド回路にクロック信号が供給される。これにより、信号選択回路及び第２のホールド回路のうち第２のホールド回路のみを動作させることで、信号処理回路１は入力されたＮＲＺ入力信号を識別しクロック信号に同期したＮＲＺ信号を出力する。

以上、説明したように第１の実施形態によれば、２つのトランジスタ２１、２２からなりハイレベル及びローレベルの固定電位がそれぞれ入力される差動対とクロック信号用トランジスタ２６との組で構成される信号選択回路、及び２つのトランジスタ２３、２４からなり外部へ出力する信号が入力される差動対とクロック信号用トランジスタ２７との組で構成される第２のホールド回路を設ける。そして、ＳＷＡ端子６１及びＳＷＢ端子６２から入力する制御信号により切替回路のトランジスタ２８、２９を選択的にオン状態にして、信号選択回路又は第２のホールド回路に対してクロック信号を供給する。

これにより、信号処理回路１は、ＮＲＺ／ＲＺ変換・識別回路及びＮＲＺ識別回路の２つの回路を個別に設けなくとも、ＮＲＺ識別回路にわずかな回路を追加するだけで、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路としての機能と、ＮＲＺ識別回路としての機能とを切り替えて実現することができる。したがって、１つの信号処理回路１でＮＲＺ／ＲＺ変換・識別回路として動作させるか、ＮＲＺ識別回路として動作させるかを切り替え可能となり、回路面積や消費電力の増大を抑制しながらも、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路の機能と、ＮＲＺ識別回路の機能を確実に実現することができる。また、１つの信号処理回路１で構成されるので、従来のようにＮＲＺ／ＲＺ変換・識別回路及びＮＲＺ識別回路の双方の回路を設ける場合と比較して、本実施形態では消費電力を大幅に低減することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態による半導体回路を適用した信号処理回路２の構成例を示す回路図である。この図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

第２の実施形態における信号処理回路２は、第１の実施形態における信号処理回路１と同様にＮＲＺ識別回路としての機能と、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路としての機能とを有する。信号処理回路２は、信号選択回路、第２のホールド回路、及び切替回路の構成が信号処理回路１とは異なる。

図３に示すように、信号処理回路２は、トランジスタ１１〜２５、２６Ａ、３０〜３３、電流源４１〜４６、及び抵抗４７〜５０を有する。

トランジスタ２１、２２のそれぞれのソースが、トランジスタ３２のドレインに接続に接続されている。トランジスタ３２のゲートは、ＳＷＡ端子６１に接続され、トランジスタ３２のソースは、トランジスタ２６Ａのドレインに接続されている。また、トランジスタ２３、２４のそれぞれのソースが、トランジスタ３３のドレインに接続に接続されている。トランジスタ３３のゲートは、ＳＷＢ端子６２に接続され、トランジスタ３３のソースは、トランジスタ２６Ａのドレインに接続されている。トランジスタ２６Ａのゲートは、ＣＬＫ端子５５に接続され、トランジスタ２６Ａのソースは、電流源４４を介してＶＳＳ端子５２に接続されている。

トランジスタ２１、２２、２６Ａ、及び電流源４４は信号選択回路として機能し、トランジスタ２３、２４、２６Ａ、及び電流源４４は第２のホールド回路として機能する。また、トランジスタ３２、３３は、第１の実施形態におけるトランジスタ２８、２９と同様に、それぞれ信号選択回路、第２のホールド回路を動作させるか否かを制御する動作制御回路として機能し、切替回路を構成している。

ここで、信号処理回路１は、切替回路によりクロック信号の供給経路を切り替えることで、信号選択回路又は第２のホールド回路のいずれに電力供給するかを制御している。

それに対して、第２の実施形態における信号処理回路２は、切替回路により電力の供給経路を切り替えることで、信号選択回路又は第２のホールド回路のいずれに電力供給するかを制御している。具体的には、信号処理回路２において、信号選択回路及び第２のホールド回路に電力を供給するためのトランジスタ２６Ａは常にクロック信号が供給されオンオフ制御される。そして、ＳＷＡ端子６１及びＳＷＢ端子６２から入力する制御信号により切替回路のトランジスタ２８、２９を選択的にオン状態にすることで、信号選択回路又は第２のホールド回路の一方のみに対してトランジスタ２６Ａを介した電力供給を行うようにしている。

すなわち、信号処理回路１と信号処理回路２とは、信号選択回路又は第２のホールド回路への電力供給方法が異なるが、いずれのタイミングで信号選択回路又は第２のホールド回路へ電力供給するかという電力供給に係る制御は同じである。したがって、信号処理回路２の動作は、信号処理回路１の動作と同様であるので、その説明は省略する。

第２の実施形態によれば、第１の実施形態と同様に、ＮＲＺ識別回路にわずかな回路を追加するだけで、回路面積や消費電力の増大を抑制し、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路としての機能と、ＮＲＺ識別回路としての機能とを１つの信号処理回路２で切り替えて確実に実現することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態による半導体回路を適用した信号処理回路３の構成例を示す回路図である。この図４において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

第３の実施形態における信号処理回路３は、第１の実施形態における信号処理回路１と同様にＮＲＺ識別回路としての機能と、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路としての機能とを有する。

図４に示すように、信号処理回路３は、トランジスタ１１〜２２、２５、２６、３０、３１、３４〜３７、電流源４１〜４６、及び抵抗４７〜５０を有する。

トランジスタ２１のゲートは、トランジスタ３４、３６のソースに接続され、トランジスタ２２のゲートは、トランジスタ３５、３７のソースに接続されている。トランジスタ３４、３５のそれぞれのゲートは、ＳＷＡ端子６１Ａ、６１Ｂに接続され、トランジスタ３６、３７のそれぞれのゲートは、ＳＷＢ端子６２Ａ、６２Ｂに接続されている。ここで、ＳＷＡ端子６１Ａ、６１Ｂは、第１の実施形態におけるＳＷＡ端子６１に相当し、ＳＷＢ端子６２Ａ、６２Ｂは、第１の実施形態におけるＳＷＢ端子６２に相当する。

トランジスタ３４のドレインは、Ａ端子５９に接続され、トランジスタ３５のドレインは、／Ａ端子６０に接続されている。トランジスタ３６のドレインは、トランジスタ３１のソースに接続され、トランジスタ３７のドレインは、トランジスタ３０のソースに接続されている。トランジスタ３４〜３７は、ＮＲＺ信号又はＲＺ信号のいずれを出力データとして出力するかを切り替える切替回路として機能する。

ここで、上述した第１及び第２の実施形態における信号処理回路１、２では、それぞれトランジスタによる差動対を有する信号選択回路及び第２のホールド回路を設け、切替回路による制御に応じて信号選択回路又は第２のホールド回路を選択的に動作させる。

それに対して、第３の実施形態における信号処理回路３は、トランジスタ２１、２２からなる差動対の入力信号を、切替回路を用いて切り替えることで、トランジスタ２１、２２からなる差動対、トランジスタ２６、及び電流源４４により、信号選択回路としての機能及び第２のホールド回路としての機能を実現する。

具体的には、ＳＷＡ端子６１Ａ、６１Ｂに供給される制御信号がハイレベルであり、かつＳＷＢ端子６２Ａ、６２Ｂに供給される制御信号がローレベルである場合には、トランジスタ３４、３５がオン状態となり、トランジスタ３６、３７がオフ状態となる。したがって、トランジスタ２１、２２からなる差動対には、Ａ端子５９に印加されているハイレベルの電位及び／Ａ端子６０に印加されているローレベルの電位が入力され、上述した信号選択回路と同様の回路機能が実現される。

一方、ＳＷＡ端子６１Ａ、６１Ｂに供給される制御信号がローレベルであり、かつＳＷＢ端子６２Ａ、６２Ｂに供給される制御信号がハイレベルである場合には、トランジスタ３４、３５がオフ状態となり、トランジスタ３６、３７がオン状態となる。したがって、トランジスタ２１、２２からなる差動対には、ノードＮＮ４（／ＯＵＴ端子５８）の電位及びノードＮＰ４（ＯＵＴ端子５７）の電位が入力され、上述した第２のホールド回路と同様の回路機能が実現される。

第３の実施形態によれば、トランジスタ２１、２２からなる差動対の入力を切替回路３４〜３７により切り替えることにより、信号選択回路としての機能と第２のホールド回路としての機能とを切り替えて実現することができる。したがって、第１の実施形態と同様に、ＮＲＺ識別回路にわずかな回路を追加するだけで、回路面積や消費電力の増大を抑制し、ＮＲＺ／ＲＺ変換回路及びＲＺ識別回路としての機能と、ＮＲＺ識別回路としての機能とを１つの信号処理回路３で切り替えて確実に実現することができる。

なお、上述した第１〜第３の実施形態では、信号処理回路を電界効果トランジスタ（ＦＥＴ）を用いて構成した場合を一例として示しているが、バイポーラトランジスタを用いて構成しても良く、同様の効果を得ることができる。

また、上述した第１〜第３の実施形態では、Ａ端子５９にハイレベルの電位を印加し、／Ａ端子６０にローレベルの電位を印加するものとしているが、Ａ端子５９にローレベルの電位を印加し、／Ａ端子６０にハイレベルの電位を印加するようにしても良い。この場合には、ＳＷＡ端子に供給される制御信号がハイレベルであり、かつＳＷＢ端子に供給される制御信号がローレベルであるとき、クロック信号がハイレベルである期間中においては、ＤＡＴＡ端子５３及び／ＤＡＴＡ端子５４より入力された信号にかかわらず、ＯＵＴ端子５７からハイレベル（“１”）が出力され、／ＯＵＴ端子５８からローレベル（“０”）が出力される。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明によれば、ＮＲＺ／ＲＺ変換・識別回路及びＮＲＺ識別回路の２つの回路を個別に設けなくとも、ＮＲＺ識別回路にわずかな回路を追加するだけで、ＮＲＺ／ＲＺ変換・識別回路の機能と、ＮＲＺ識別回路の機能とを切り替え可能となる。したがって、回路面積や消費電力の増大を抑制し、１つの半導体回路にてＮＲＺ／ＲＺ変換及び識別機能とＮＲＺ識別機能とを切り替えて確実に実現することができる。

Claims (8)

1. 外部から入力される入力信号を、クロック信号に同期したＲＺ（Return to Zero）信号及びＮＲＺ（Non Return to Zero）信号のいずれの信号に変換して出力するか制御する切替回路と、
   外部から入力された上記クロック信号が第１の電位レベルであるときに、上記入力信号を読み込み、読み込んだ信号に応じた第１の信号を出力するとともに、上記クロック信号が第２の電位レベルである期間中、上記第１の信号を保持して出力する第１の処理回路と、
   上記クロック信号が第２の電位レベルであるときに、上記第１の処理回路から出力された上記第１の信号を読み込み、読み込んだ信号に応じた第２の信号を外部に出力するとともに、上記クロック信号が第１の電位レベルである期間中、上記切替回路による制御に応じて、２値論理における低電位レベルの信号、又は上記第２の信号を保持して当該第２の信号を外部に出力する第２の処理回路とを備え、
   上記第２の処理回路は、
   上記クロック信号が第２の電位レベルであるときに、上記第１の信号を読み込んで上記第２の信号を出力するサンプル回路と、
   上記クロック信号が第２の電位レベルのとき、上記サンプル回路より出力された第２の信号を外部への出力端に供給し、上記クロック信号が第１の電位レベルのとき、上記切替回路による制御に応じて、上記低電位レベルの信号又は上記第２の信号を上記出力端に供給する出力回路とを有し、
   上記出力回路は、
   上記クロック信号が第２の電位レベルのときに、上記サンプル回路より出力された第２の信号を上記出力端に供給可能、かつ上記クロック信号が第１の電位レベルのときに、上記低電位レベルの信号を上記出力端に供給可能な信号選択回路と、
   上記クロック信号が第２の電位レベルのときに、上記サンプル回路より出力された第２の信号を上記出力端に供給可能、かつ上記クロック信号が第１の電位レベルのときに、上記第２の信号を保持して上記出力端に供給可能なホールド回路とを有することを特徴とする半導体回路。
2. 上記切替回路は、
   上記入力信号を上記クロック信号に同期したＲＺ信号に変換して出力する場合には、上記信号選択回路を動作させるとともに上記ホールド回路を停止させるよう制御を行い、
   上記入力信号を上記クロック信号に同期したＮＲＺ信号に変換して出力する場合には、上記ホールド回路を動作させるとともに上記信号選択回路を停止させるよう制御を行うことを特徴とする請求項１記載の半導体回路。
3. 上記切替回路は、上記入力信号を上記クロック信号に同期したＲＺ信号及びＮＲＺ信号のいずれの信号に変換して出力するかに応じて、上記信号選択回路又は上記ホールド回路の一方にのみ上記クロック信号を供給することを特徴とする請求項１記載の半導体回路。
4. 上記信号選択回路は、相補の関係を有する固定電位レベルがそれぞれ入力される第１の差動トランジスタ対と、上記切替回路を介して供給される上記クロック信号に基づいてオンオフ制御され上記第１の差動トランジスタ対に対する電力供給を制御するトランジスタとで構成され、
   上記ホールド回路は、上記第２の信号が入力される第２の差動トランジスタ対と、上記切替回路を介して供給される上記クロック信号に基づいてオンオフ制御され上記第２の差動トランジスタ対に対する電力供給を制御するトランジスタとで構成されることを特徴とする請求項３記載の半導体回路。
5. 上記切替回路は、上記入力信号を上記クロック信号に同期したＲＺ信号及びＮＲＺ信号のいずれの信号に変換して出力するかに応じて、上記信号選択回路又は上記ホールド回路の一方にのみ電力を供給することを特徴とする請求項１記載の半導体回路。
6. 上記信号選択回路は、相補の関係を有する固定電位レベルがそれぞれ入力される第１の差動トランジスタ対と、上記切替回路を介して上記第１の差動トランジスタ対に接続されたトランジスタとで構成され、
   上記ホールド回路は、上記第２の信号が入力される第２の差動トランジスタ対と、上記切替回路を介して上記第２の差動トランジスタ対に接続された上記トランジスタとで構成され、
   上記切替回路を介して第１及び第２の差動トランジスタ対に接続された上記トランジスタは、上記クロック信号に基づいてオンオフ制御され上記第１及び第２の差動トランジスタ対に対する電力供給を制御することを特徴とする請求項５記載の半導体回路。
7. 外部から入力される入力信号を、クロック信号に同期したＲＺ（Return to Zero）信号及びＮＲＺ（Non Return to Zero）信号のいずれの信号に変換して出力するか制御する切替回路と、
   外部から入力された上記クロック信号が第１の電位レベルであるときに、上記入力信号を読み込み、読み込んだ信号に応じた第１の信号を出力するとともに、上記クロック信号が第２の電位レベルである期間中、上記第１の信号を保持して出力する第１の処理回路と、
   上記クロック信号が第２の電位レベルであるときに、上記第１の処理回路から出力された上記第１の信号を読み込み、読み込んだ信号に応じた第２の信号を外部に出力するとともに、上記クロック信号が第１の電位レベルである期間中、上記切替回路による制御に応じて、２値論理における低電位レベルの信号、又は上記第２の信号を保持して当該第２の信号を外部に出力する第２の処理回路とを備え、
   上記第２の処理回路は、
   上記クロック信号が第２の電位レベルであるときに、上記第１の信号を読み込んで上記第２の信号を出力するサンプル回路と、
   上記クロック信号が第２の電位レベルのとき、上記サンプル回路より出力された第２の信号を外部への出力端に供給し、上記クロック信号が第１の電位レベルのとき、上記切替回路による制御に応じて、上記低電位レベルの信号又は上記第２の信号を上記出力端に供給する出力回路とを有し、
   上記出力回路は、差動トランジスタ対と上記クロック信号に基づいてオンオフ制御され上記差動トランジスタ対に対する電力供給を制御するトランジスタとで構成され、
   上記差動トランジスタ対は、上記切替回路より入力される信号に応じて、上記低電位レベルの信号又は上記第２の信号を上記出力端に出力することを特徴とする半導体回路。
8. 上記切替回路は、
   上記入力信号を上記クロック信号に同期したＲＺ信号に変換して出力する場合には、相補の関係を有する固定電位レベルの信号を上記差動トランジスタ対に入力し、
   上記入力信号を上記クロック信号に同期したＮＲＺ信号に変換して出力する場合には、上記第２の信号を上記差動トランジスタ対に入力することを特徴とする請求項７記載の半導体回路。

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