CN110995212B - 一种集成电路器件、相位插值器、接口电路及电子设备 - Google Patents

Abstract

本申请涉及一种集成电路器件、相位插值器、接口电路及电子设备，属于电子电路技术领域。该集成电路器件包括：第一加权反相器阵列和第二加权反相器阵列，第一加权反相器阵列和第二加权反相器阵列均包括M个并联的缓冲器和与M个缓冲器串联的定值电阻，定值电阻串接在每个缓冲器的输出端；第一加权反相器阵列的定值电阻远离对应的缓冲器的一端和第二加权反相器阵列的定值电阻远离对应的缓冲器的一端连接。本申请实施例中，通过在缓冲器的输出端串接上定值电阻，以减小非线性变化的缓冲器导通电阻所占的比重，从而减少由非线性度带来的时钟抖动，增加时钟的时间预算裕，以改善相位插值器的线性度。

Description

一种集成电路器件、相位插值器、接口电路及电子设备

技术领域

本申请属于电子电路技术领域，具体涉及一种集成电路器件、相位插值器、接口电路及电子设备。

背景技术

相位插值器(Phase Interpolator，PI)被广泛应用在各种高速接口电路中，比如高速串行通信中的时钟数据恢复电路(Clock and Data Recovery，CDR)、锁相环(PhaseLocked Loop，PLL)、双倍速率(Double Data Rate，DDR)接口电路等，主要是用来插值合成高精度的多路相位关系或作为采样时钟信号，其线性度决定着应用电路的整体噪声性能，因此具有高线性度的相位插值器成为设计的关键。

发明内容

鉴于此，本申请的目的在于提供一种集成电路器件、相位插值器、接口电路及电子设备，以提高相位插值器的线性度。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种集成电路器件，包括：第一加权反相器阵列和第二加权反相器阵列，所述第一加权反相器阵列和所述第二加权反相器阵列均包括M个并联的缓冲器和与M个缓冲器串联的定值电阻，所述定值电阻串接在每个所述缓冲器的输出端；所述第一加权反相器阵列的定值电阻远离对应的缓冲器的一端和所述第二加权反相器阵列的定值电阻远离对应的缓冲器的一端连接。本申请实施例中，通过在缓冲器的输出端串接上定值电阻，以减小非线性变化的电阻(缓冲器的导通电阻)所占的比重，从而减少由非线性度带来的时钟抖动，增加时钟的时间预算裕量，以提高集成电路器件的线性度，进而改善相位插值器的线性度。

结合第一方面实施例的一种可能的实施方式，所述第一加权反相器阵列中的M个缓冲器共用同一个定值电阻，以及所述第二加权反相器阵列中的M个缓冲器共用同一个定值电阻。本申请实施例中，M个缓冲器共用同一个定值电阻，使得在保证相位插值器的线性度的前提下，以最大化的减少串接的定值电阻的数量。

结合第一方面实施例的一种可能的实施方式，所述第一加权反相器阵列中的定值电阻的阻值与所述第二加权反相器阵列中的定值电阻的阻值相等。本申请实施例中，第一加权反相器阵列中的定值电阻的阻值与第二加权反相器阵列中的定值电阻的阻值相等，以保证这两支路保持完全的对称。

结合第一方面实施例的一种可能的实施方式，所述定值电阻的阻值为该定值电阻串接的所述M个缓冲器全部导通时对应的导通电阻阻值的A倍，A为大于等于0.5的正数。本申请实施例中，当定值电阻阻值为M个缓冲器全部导通时对应的导通电阻阻值的0.5倍以上时，非线性变化的电阻占比相对较小，相位插值器的线性度变得更好。

结合第一方面实施例的一种可能的实施方式，所述定值电阻的数量为2M个，每个所述缓冲器串联一个不同的所述定值电阻。本申请实施例中，在每个缓冲器的输出端串接一定值电阻，以减小非线性变化的缓冲器导通电阻所占的比重，以改善相位插值器的线性度。

结合第一方面实施例的一种可能的实施方式，所述定值电阻中的每个定值电阻的阻值均相等。本申请实施例中，2M个定值电阻中的每个定值电阻的阻值均相等，以保证这两支路保持完全的对称。

结合第一方面实施例的一种可能的实施方式，所述定值电阻的阻值为该定值电阻串接的缓冲器导通时的导通电阻阻值的A倍，A为大于等于0.5的正数。本申请实施例中，当定值电阻阻值为对应的缓冲器导通时的导通电阻阻值的0.5倍以上时，非线性变化的电阻占比相对较小，相位插值器的线性度变得更好。

结合第一方面实施例的一种可能的实施方式，所述定值电阻远离该定值电阻串联的缓冲器的一端串接有自偏置反相放大器，所述自偏置反相放大器用于对所述定值电阻远离对应的缓冲器的一端输出的相位时钟进行放大处理。本申请实施例中，通过自偏置反相放大器来对输出的信号进行放大，提高了输出信号的摆幅和占空比。

结合第一方面实施例的一种可能的实施方式，所述定值电阻远离该定值电阻串联的缓冲器的一端通过第一电容与所述自偏置反相放大器串接。本申请实施例中，通过在自偏置反相放大器的输入端串接一电容，来起到高频滤波的作用。

结合第一方面实施例的一种可能的实施方式，所述定值电阻远离该定值电阻串联的缓冲器的一端还经第二电容接地。本申请实施例中，定值电阻远离对应的缓冲器的一端还经第二电容接地，从而形成RC充放电路。

结合第一方面实施例的一种可能的实施方式，所述定值电阻为多晶硅电阻。本申请实施例中，采用多晶硅电阻，以尽可能的减少电路的体积。

结合第一方面实施例的一种可能的实施方式，所述多晶硅电阻的鳍为4，长度为11nm。

第二方面，本申请实施例还提供了一种相位插值器，包括：编码电路、选相器和如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的集成电路器件；编码电路，用于生成最高有效位MSB编码和最低有效位LSB编码；选相器，用于根据所述MSB编码从接收到的N个相位时钟中选择任意相邻的两个相位时钟输出；集成电路器件，用于根据所述LSB编码将接收到的所述两个相位时钟进行加权模拟运算后生成并输出新相位时钟，所述集成电路器件的第一加权反相器阵列中的每个缓冲器的输入端与所述选相器的第一输出端连接，所述第一加权反相器阵列中的每个缓冲器的控制端与所述编码电路用于输出所述LSB编码的一端连接；所述集成电路器件的第二加权反相器阵列中的每个缓冲器的输入端与所述选相器的第二输出端连接，所述第二加权反相器阵列中的每个缓冲器的控制端与所述编码电路用于输出所述LSB编码的一端连接。

第三方面，本申请实施例还提供了一种接口电路，包括：如上述第二方面实施例提供的相位插值器。

第四方面，本申请实施例还提供了一种电子设备，包括：如上述第三方面实施例提供的接口电路。

本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1示出了本申请实施例提供的一种相位插值器的结构示意图。

图2示出了本申请实施例提供的振荡器输出的波形的示意图。

图3示出了本申请实施例提供的相位插值器的等效电路示意图。

图4示出了本申请实施例提供的缓冲器的导通个数与相位插值器输出的相位时钟间的变化示意图。

图5示出了本申请实施例提供的又一种相位插值器的等效电路示意图。

图6示出了本申请实施例提供的缓冲器的电路示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

如图1所示，为本申请实施例提供的一种相位插值器的结构框图。该相位插值器包括：振荡器(Oscillator)、编码电路(Encoder)、选相器(Multiplexer)和集成电路器件(Weighted Inverter Core)，集成电路器件也称为相位插值单元。其中，振荡器与选相器连接，编码电路分别与选相器和集成电路器件连接，选相器还与集成电路器件连接。

该振荡器用于生成N个相位时钟，并将这N个相位时钟传输给选相器。其中，这N个相位时钟具有相同的时钟周期，前一个相位时钟与后一个相位时钟之间具有一定的相位延迟，其波形示意图，如图2所示。其中的PH(1)为第一个相位时钟，PH(2)为第二个相位时钟，……，PH(N)为第N个相位时钟。N为大于等于2的正整数。

编码电路，用于生成最高有效位MSB(Most Significant Bit)编码(独热码)和最低有效位LSB(Least Significant Bit)编码(独热码)。其中，最高有效位MSB编码用于控制选相器从接收到的N个相位时钟中选择任意相邻的两个相位时钟输出，如选择PH(1)和PH(2)。最低有效位LSB编码，用于控制集成电路器件将接收到的两个相位时钟(为选相器根据MSB编码从接收到的N个相位时钟中选择的任意相邻的两个相位时钟)进行加权模拟运算后生成并输出新相位时钟。其中，N：2的选相器(从N个相位时钟中选择两个相位时钟输出)可以由2个N：1的选相器(从N个相位时钟中选择一个相位时钟输出)来代替，此时，需要保证这两个选相器输出的相位时钟需要相邻，例如，其中一个选相器输出的是PH(2)，则另一个选相器输出的要么是PH(1)，要么是PH(3)。

集成电路器件，用于根据LSB编码将接收到的两个相位时钟进行加权模拟运算后生成并输出新相位时钟。其中，集成电路器件输出的相位时钟的相位介于两个输入相位时钟的相位之间，LSB编码决定了插值得到的相位时钟的混合要求，LSB编码通常为数字信号(如由0、1组成的一串编码)，代表了插值的权重值，通过控制缓冲器(buffer)的导通个数来插值得到不同的相位时钟。

集成电路器件的电路等效图，如图3所示。该集成电路器件包括:第一加权反相器阵列和第二加权反相器阵列，第一加权反相器阵列和第二加权反相器阵列均包括M个并联的缓冲器和与M个缓冲器串联的定值电阻，该定值电阻串接在每个缓冲器的输出端，其中，M为大于等于1的正整数。

其中，第一加权反相器阵列中的每个缓冲器的输入端与选相器的第一输出端(用于输出偶数相位时钟PH_even)连接，第一加权反相器阵列中的每个缓冲器的控制端与编码电路用于输出LSB编码的一端连接。第二加权反相器阵列中的每个缓冲器的输入端与选相器的第二输出端(用于输出奇数相位时钟PH_odd)连接；第二加权反相器阵列中的每个缓冲器的控制端与编码电路用于输出LSB编码的一端连接。第一加权反相器阵列的定值电阻远离对应的缓冲器的一端和第二加权反相器阵列的定值电阻远离对应的缓冲器的一端连接。其中，图3中的Ph_even和Ph_odd分别为选相器选出的偶数相位时钟和奇数相位时钟。

上下两支路(第一加权反相器阵列以及第二加权反相器阵列)各有M个缓冲器，当LSB编码变化时，会改变上下两支路中的缓冲器的导通个数，从而插值得到不同的相位时钟，但是上下两支路中的缓冲器的导通个数相加保持M不变。也即第一加权反相器阵列中的缓冲器的导通个数可以是0至M中的任意整数，且包含0和M，相应地，第二加权反相器阵列中的缓冲器的导通个数可以是M至0中的任意整数，且包含0和M，只要两支路中的缓冲器的导通个数相加保持M不变即可。例如，第一加权反相器阵列中的缓冲器的导通个数为M个，第一加权反相器阵列中的缓冲器的导通个数为0个。又例如，第一加权反相器阵列中的缓冲器的导通个数为M-1个，第一加权反相器阵列中的缓冲器的导通个数为1个。又例如，第一加权反相器阵列中的缓冲器的导通个数为0个，第一加权反相器阵列中的缓冲器的导通个数为M个。其中，上下两支路中的缓冲器的导通个数与相位插值器输出的相位时钟间的变化关系，可以参阅图4所示。其中，图中的坐标(M-1,1)中的M-1表示第一加权反相器阵列中的缓冲器的导通个数，1表示第二加权反相器阵列中的缓冲器的导通个数，图中从左到右，第一加权反相器阵列中的缓冲器的导通个数越来越少，第二加权反相器阵列中的缓冲器的导通个数越来越多，但总和始终保M个不变。其中，图4中的集成电路器件output对应的是图3中的clock_raw的输出，PI output对应的是图3中的clock_out的输出。

若以Ron_even表示第一加权反相器阵列中处于导通状态下的缓冲器总的导通电阻，以Ron_odd表示第二加权反相器阵列中处于导通状态下的缓冲器总的导通电阻。则偶数相位时钟的比重α为：

则奇数相位时钟的比重为1-α。缓冲器的导通个数受到LSB编码的控制，每增加或减少一个缓冲器的导通个数，即会减少或增加Ron电阻。两个输入的相位时钟(even phase，odd phase)有各自对RC(Resistor-CapacitanceCircuit,电阻电容电路)充放电的RC常数，当线性改变even/odd phase的比重(α)，在理想情况下可以得到线性增加的输出信号。输出节点clock raw是上下两支路中的缓冲器中的PMOS和NMOS相互作用(驱动)的结果。其中，clock raw的单位阶跃时域响应可以写为：

其中，Δt为图4中的ΔPh(t)，τ为clock raw这一点的RC常数。但是，由于Ron随着时间非线性变化(由饱和区到线性区)，非线性变化的RC常数会恶化DNL(Differential Non Linearity，微分非线性)，因此本申请实施例中，通过在缓冲器的输出端串接上定值电阻，以减小非线性变化的缓冲器导通电阻所占的比重，从而减少缓冲器导通或关断时对导通电阻Ron的变化，进而改善相位插值器的线性度。

为了更好的保证相位插值器的线性度，上下两路支路应保持对称，也即上下两支路中串接的定值电阻的串接方式以及电阻应保证一致，如第一加权反相器阵列中的M个缓冲器共用同一个定值电阻(R1)，以及第二加权反相器阵列中的M个缓冲器共用同一个定值电阻(R2)。此时，第一加权反相器阵列中的定值电阻的阻值与第二加权反相器阵列中的定值电阻的阻值相等。其中，当定值电阻的阻值为该定值电阻串接的M个缓冲器全部导通时对应的导通电阻阻值(此时的导通电阻Ron为M个缓冲器导通时的电阻的并联之和)的0.5倍以上时，非线性变化的电阻占比相对较小，相位插值器的线性度变得更好。该定值电阻的阻值的工程上限为图3中的clock raw这一点的RC常数的0.2倍时钟周期，即RC小于过渡时间0.2T，T为相位时钟的周期。除了M个缓冲器共用同一个定值电阻外，还可以是一个缓冲器对应一个定值电阻，也即此时，定值电阻的数量与缓冲器的数量相等，且一一对应，对应的电路图如图5所示。可选地，2M个定值电阻中的每个定值电阻的阻值均相等，以使上下两路支路保持对称。当定值电阻阻值为该定值电阻对应的缓冲器导通时的导通电阻阻值(此时的导通电阻Ron为一个缓冲器导通时的电阻)的0.5倍以上，非线性变化的电阻占比相对较小。

其中，相位插值器(Phase Interpolator，PI)被广泛应用在各种高速接口电路中，其分为电压模式(voltage mode)和电流模式(current mode)两种架构。电流模式架构下的相位插值器在工作时需要消耗较大的电压裕量(voltage headroom)，随着深亚微米CMOS工艺的发展，电源电压比例缩小是一个很显著的特征。因此电压模式架构下的相位插值器更适合在低电源电压下使用，鉴于14nm以下的工艺中，电源电压越来越低，电压模式架构下的相位插值器更适合FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)工艺。其中，在FinFET工艺中，该定值电阻(R1和R2)可以是多晶硅电阻(polyresistor)，由于通常多晶硅电阻的宽度是固定的，因此可以通过改变多晶硅电阻的鳍、以及长度来得到不同的阻值，如本申请实施例中的多晶硅电阻的鳍为4，长度为11nm，此时该定值电阻阻值为该定值电阻串接的M个缓冲器全部导通时对应的导通电阻阻值的0.5倍。

本申请实施例中的2M个缓冲器的结构相同，以使上下两路支路保持对称。每个缓冲器的电路图可以如图6所示。该缓冲器包括：第一P沟道MOS管(Q1)、第一N沟道MOS管(Q2)、第二P沟道MOS管(Q3)、第三P沟道MOS管(Q4)、第四P沟道MOS管(Q5)、第二N沟道MOS管(Q6、第三N沟道MOS管(Q7)、第四N沟道MOS管(Q8)。其中的phin为缓冲器的输入端，用于连接选相器输出的相位时钟(clock)；en以及enx为缓冲器的控制器，其中，en接的是LSB编码，enx接的是取反后的LSB编码，例如，LSB编码为01010110的数字信号，则取反后的LSB编码为10101001，相应地，则en对应输入为01010110的数字信号，而enx对应输入为10101001的数字信号。通过en以及enx来控制处于导通状态的缓冲器的个数，即控制插入的phase权重。其中的，LSB编码中的0表示低电平，1表示高电平。

其中，缓冲器的具体电路结构图并不限于此，可以在该基础上，相应的增加或减少MOS管的数量，例如，在Q3以及Q4所在的支路上，增加或减少P沟道MOS管的数量，相应地，在Q7以及Q8所在的支路上，对应地增加或减少N沟道MOS管的数量。其中，增加的P沟道MOS管的连接方式与Q3以及Q4的连接方式相同，增加的N沟道MOS管的连接方式与Q7以及Q8的连接方式相同。其中，定值电阻远离对应的缓冲器的一端串接有自偏置反相放大器(self-biasedinverter)(图3中的虚线框所示)，该自偏置反相放大器用于对该定值电阻远离对应的缓冲器的一端输出的相位时钟进行放大处理。可选地，该定值电阻远离对应的缓冲器的一端通过第一电容(C1)与自偏置反相放大器串接，使得可以将低摆时钟信号(low swing clock)转为全摆时钟信号(full swing clock)，使用此种架构的缓冲器可以保证较好的占空比(duty cycle)。

其中，定值电阻远离对应的缓冲器的一端还经第二电容(C2)接地，以构成RC低通滤波器，此时，该串接的定值电阻在频域还可以起到低通滤波器的作用。其中，第二电容(C2)可以为缓冲器器件的寄生电容。

其中，需要说明的是，上述的集成电路器件并不限定于仅应用于相位插值器的环境下，其也可以应用在其他场景中，当应用在其他场景下时，具有同样的技术效果。

本申请实施例中，通过在缓冲器的输出端串接上定值电阻，以减小非线性变化的缓冲器的导通电阻所占的比重，从而减少相位插值器的DNL，减少由非线性度带来的时钟抖动，增加时钟的时间预算裕，改善相位插值器的线性度。

本申请实施例中，还提供了一种应用于上述的相位差值器的接口电路，该接口电路包括上述的相位插值器。其中，该接口电路可以是目前广泛应用了相位插值器的各种高速接口电路，比如时钟数据恢复电路(CDR)、锁相环(PLL)、双倍速率(DDR)接口电路等。本申请实施例所提供的接口电路中的相位插值器，其实现原理及产生的技术效果和前述实施例相同，为简要描述，接口电路实施例部分未提及之处，可参考前述实施例中相应内容。

本申请实施例，还提供了一种包含上述接口电路的电子设备，该电子设备可以是诸如手机、电脑以及其他包含上述接口电路的仪器设备。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (15)

1.一种集成电路器件，其特征在于，包括：

第一加权反相器阵列和第二加权反相器阵列，所述第一加权反相器阵列和所述第二加权反相器阵列均包括M个并联的缓冲器和与M个缓冲器串联的定值电阻，所述定值电阻串接在每个所述缓冲器的输出端，其中，M为大于等于1的正整数；

所述第一加权反相器阵列的定值电阻远离对应的缓冲器的一端和所述第二加权反相器阵列的定值电阻远离对应的缓冲器的一端连接；

所述第一加权反相器阵列中的每个缓冲器的输入端均用于接收偶数相位时钟，所述第二加权反相器阵列中的每个缓冲器的输入端均用于接收奇数相位时钟，所述第一加权反相器阵列中的每个缓冲器的控制端均用于接收LSB编码，所述第二加权反相器阵列中的每个缓冲器的控制端均用于接收所述LSB编码；

当所述LSB编码变化时，会改变所述第一加权反相器阵列以及所述第二加权反相器阵列中的缓冲器的导通个数，但两支路中的缓冲器的导通个数相加保持M不变。

2.根据权利要求1所述的集成电路器件，其特征在于，所述第一加权反相器阵列中的M个缓冲器共用同一个定值电阻，以及所述第二加权反相器阵列中的M个缓冲器共用同一个定值电阻。

3.根据权利要求2所述的集成电路器件，其特征在于，所述第一加权反相器阵列中的定值电阻的阻值与所述第二加权反相器阵列中的定值电阻的阻值相等。

4.根据权利要求2所述的集成电路器件，其特征在于，所述定值电阻的阻值为该定值电阻串接的所述M个缓冲器全部导通时对应的导通电阻阻值的A倍，A为大于等于0.5的正数。

5.根据权利要求1所述的集成电路器件，其特征在于，所述定值电阻的数量为2M个，每个所述缓冲器串联一个不同的所述定值电阻。

6.根据权利要求5所述的集成电路器件，其特征在于，2M个所述定值电阻中的每个定值电阻的阻值均相等。

7.根据权利要求5所述的集成电路器件，其特征在于，所述定值电阻的阻值为该定值电阻串联的缓冲器导通时的导通电阻阻值的A倍，A为大于等于0.5的正数。

8.根据权利要求1所述的集成电路器件，其特征在于，所述定值电阻远离该定值电阻串联的缓冲器的一端串接有自偏置反相放大器，所述自偏置反相放大器用于对所述定值电阻远离对应的缓冲器的一端输出的相位时钟进行放大处理。

9.根据权利要求8所述的集成电路器件，其特征在于，所述定值电阻远离该定值电阻串联的缓冲器的一端通过第一电容与所述自偏置反相放大器串接。

10.根据权利要求8或9所述的集成电路器件，其特征在于，所述定值电阻远离该定值电阻串联的缓冲器的一端还经第二电容接地。

11.根据权利要求1-9中任一项所述的集成电路器件，其特征在于，所述定值电阻为多晶硅电阻。

12.根据权利要求11所述的集成电路器件，其特征在于，所述多晶硅电阻的鳍的数量为4，长度为11nm。

13.一种相位插值器，其特征在于，包括：

编码电路，用于生成最高有效位MSB编码和最低有效位LSB编码；

选相器，用于根据所述MSB编码从接收到的N个相位时钟中选择任意相邻的两个相位时钟输出；

以及如权利要求1-12任一项所述集成电路器件，用于根据所述LSB编码将接收到的所述两个相位时钟进行加权模拟运算后生成并输出新相位时钟，所述集成电路器件的第一加权反相器阵列中的每个缓冲器的输入端与所述选相器的第一输出端连接，所述第一加权反相器阵列中的每个缓冲器的控制端与所述编码电路用于输出所述LSB编码的一端连接；

所述集成电路器件的第二加权反相器阵列中的每个缓冲器的输入端与所述选相器的第二输出端连接，所述第二加权反相器阵列中的每个缓冲器的控制端与所述编码电路用于输出所述LSB编码的一端连接；

所述第一输出端用于输出偶数相位时钟，所述第二输出端用于输出奇数相位时钟；当所述LSB编码变化时，会改变所述第一加权反相器阵列以及所述第二加权反相器阵列中的缓冲器的导通个数，但两支路中的缓冲器的导通个数相加保持M不变。

14.一种接口电路，其特征在于，包括：如权利要求13所述的相位插值器。

15.一种电子设备，其特征在于，包括：如权利要求14所述的接口电路。

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