CN106067814A - 一种低噪声高精度的宽带多相时钟产生器 - Google Patents
一种低噪声高精度的宽带多相时钟产生器 Download PDFInfo
- Publication number
- CN106067814A CN106067814A CN201610403638.9A CN201610403638A CN106067814A CN 106067814 A CN106067814 A CN 106067814A CN 201610403638 A CN201610403638 A CN 201610403638A CN 106067814 A CN106067814 A CN 106067814A
- Authority
- CN
- China
- Prior art keywords
- outfan
- controlled oscillator
- phase
- voltage controlled
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008878 coupling Effects 0.000 claims description 69
- 238000010168 coupling process Methods 0.000 claims description 69
- 238000005859 coupling reaction Methods 0.000 claims description 69
- 235000003642 hunger Nutrition 0.000 claims description 64
- 239000003990 capacitor Substances 0.000 claims description 32
- 238000009335 monocropping Methods 0.000 claims description 18
- 230000005611 electricity Effects 0.000 claims description 10
- 101100409686 Mus musculus Psmb8 gene Proteins 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- 230000007850 degeneration Effects 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims 1
- 230000001934 delay Effects 0.000 claims 1
- 238000004080 punching Methods 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 101100061513 Arabidopsis thaliana CSI3 gene Proteins 0.000 description 6
- 101150001149 CSI1 gene Proteins 0.000 description 6
- 101150071456 CSI2 gene Proteins 0.000 description 6
- 238000003491 array Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000011664 signaling Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种低噪声高精度的宽带多相时钟产生器，其特征在于，包括：宽带正交压控振荡器、压控振荡器输出缓冲器和可调数字相位插值器。本发明采用正交压控振荡器和数字相位插值器级联的紧凑开环架构产生多相时钟信号，避免了闭环反馈结构和复杂控制逻辑所带来的锁定延迟和稳定性以及相位精度等问题，同时消除了额外参考时钟。
Description
技术领域
本发明涉及高速通信和模拟射频集成电路技术领域，尤其涉及一种低噪声高精度的宽带多相时钟产生器。
背景技术
多相时钟产生器(MPCG)应用广泛，比如在谐波抑制混频器(mixer)和多路径多相电路中用来抑制多余的谐波和边带信号，在时间交织型模数转换器(ADC)中用来采样更高频率的模拟信号，在子速率时钟数据恢复电路(CDR)中用来处理更高比特率的接收数据。考虑到现代高速应用环境和对应用电路的性能影响，比如在无线收发机中本振信号的正交失配将会引入额外的镜像干扰信号，从而降低无线接收机的信噪比；在超高速时间交织ADC中多相采样时钟的采样时刻偏差和相位失配将会严重制约时间交织型ADC的采样精度；在高速串行通信中，用来重定时输入数据的多相时钟需要低功耗实现，同时具有宽频率范围和精确的相位关系。因此，如何设计一个低噪声高精度的宽带多相时钟产生器是高速无线/有线通信等应用中都需要解决的重大问题。
传统基于锁相环(PLL)的多相时钟产生器结构，如图1所示。该结构属于高阶系统，设计较难，且PLL环路带宽对工艺、电压和温度(PVT)变化敏感，造成系统的不稳定性；PLL环路里的正交压控振荡器(QVCO)会进行抖动积累，进而恶化多相时钟信号的噪声性能；使用QVCO只能输出正交时钟信号，如果想产生更多相位的时钟信号，可以在QVCO后面级联多级正交分频器，但这样做需要根据级联的分频器分频比相应增大QVCO的振荡频率，这无疑严重增加了功耗和噪声来源，而且经过多级正交分频器后的多相时钟信号相位关系偏差无法保
证，造成多路相位精度恶化。
传统基于延迟锁相环(DLL)的多相时钟产生器结构，如图2所示。该结构是一阶系统，设计容易，且易保证系统稳定性；基于DLL结构用压控延迟链(VCDL)代替基于PLL结构里的QVCO，避免了抖动积累问题；使用多个延迟单元(Delay Unit)可以产生多相时钟信号，但随着所需多相时钟个数的增加，输出频率会相应降低，且多个Delay Unit之间不可避免存在失配问题，无法满足数据率不断升高的高速应用(已达到10Gbps甚至更高)和高精度的相位要求。
上述相关技术中的多相位时钟产生器结构通常都需要利用反馈环路和大面积的环路滤波器(LF)以及外部参考时钟(Ref_Clk)，总是存在环路稳定性、复杂设计和片上集成以及多路相位精度等问题。
发明内容
基于背景技术存在的技术问题，本发明提出了一种低噪声高精度的宽带多相时钟产生器。
本发明提出的一种低噪声高精度的宽带多相时钟产生器，其特征在于，包括：宽带正交压控振荡器、压控振荡器输出缓冲器和可调数字相位插值器；
宽带正交压控振荡器在N位子频带选择信号和控制电压的调整下，根据预设的噪声和相位误差要求产生正交时钟信号；
压控振荡器输出缓冲器与宽带正交压控振荡器连接，其获取正交时钟信号，并对其缓冲放大后进行输出；
可调数字相位插值器与压控振荡器输出缓冲器连接，其获取缓冲放大后的正交时钟信号，且在第二偏置电流(Itune)调节下，将缓冲放大后的正交时钟信号合成多相时钟信号。
优选地，宽带正交压控振荡器包括两个压控振荡器核心部分、四个耦合支路和偏置电路，压控振荡器核心部分、四个耦合支路和偏置电路均由供电端供电；
每个压控振荡器核心部分设有第一输出端和第二输出端，第一输出端和第二输出端用于输出反向电压信号；两个压控振荡器核心部分共四个输出端作为为该宽带正交压控振荡器的四个输出端Ip、Qp、In和Qn；
四个耦合支路与两个压控振荡器核心部分的输出端一一对应，且各耦合支路连接在供电端和对应的压控振荡器核心部分的输出端之间，其获取另一个压控振荡器核心部分输出的两个电压信号并产生峰值电流耦合到对应的压控振荡器核心部分的输出端；
偏置电路分别连接两个压控振荡器核心部分，并向两个压控振荡器核心部分提供尾电流；
压控振荡器核心部分通过供电端和尾电流获得电信号，并在N位子频带选择信号和控制电压的调整下产生两路电压信号分别通过第一输出端和第二输出端输出，在耦合支路作用下，两个压控振荡器核心部分输出的电压信号相互耦合，输出端Ip、In、Qp和Qn获得四路正交时钟信号。
优选地，压控振荡器核心部分由尾电流管、负阻网络、片上电感电容谐振腔、可变电容和数控电容阵列构成；
负阻网络、片上电感电容谐振腔、可变电容和数控电容阵列构成并联在压控振荡器核心部分的第一输出端和第二输出端之间；片上电感电容谐振腔谐振于预设的工作频率，负阻网络通过尾电流管连接偏置电路获得尾电流并为压控振荡器核心部分的第一输出端和第二输出端提供电压，可变电容和数控电容阵列分别接入控制电压和N位子频带选择信号对压控振荡器核心部分的第一输出端和第二输出端输出的电压信号进行调整；
优选地，片上电感电容谐振腔由一个电感和一个并联在电感两端的电容组成，电感两端分别连接压控振荡器核心部分的第一输出端和第二输出端，电感的中间抽头接地；
优选地，负阻网络由第一负阻管和第二负阻管组成，第一负阻管和第二负阻管均为PMOS管，且第一负阻管和第二负阻管交叉耦合连接，第一负阻管的源极和第二负阻管的源极通过尾电流管共接到偏置电路获得第一偏置电流；
优选地，可变电容包括第一电容管和第二电容管，第一电容管的源极、漏极和第二电容管的源极、漏极共连并接入控制电压，第一电容管的栅极和第二电容管的栅极分别连接到压控振荡器核心部分的第一输出端和第二输出端；
优选地，数控电容阵列由多个结构相同的固定电容阵列组成，多个固定电容阵列并联在压控振荡器核心部分的第一输出端和第二输出端之间，固定电容阵列的数量与子频带选择信号的位数N对应，N位子频带选择信号分别接入多个固定电容阵列对压控振荡器核心部分的第一输出端和第二输出端的电压信号进行调整。
优选地，固定电容阵列由第一电容、第二电容、开关管、第一偏置管、第二偏置管、第三偏置管和第四偏置管；其中，开关管、第一偏置管和第二偏置管均采用NMOS管，第三偏置管和第四偏置管均采用PMOS管；第一电容的第一端连接第三偏置管的源极并与压控振荡器核心部分的第一输出端连接，第一电容的第二端分别连接开关管的漏极、第一偏置管的漏极和第三偏置管的漏极；第二电容的第一端分别连接开关管的源极、第二偏置管的漏极和第四偏置管的漏极，第二电容的第二端连接第四偏置管的源极并与压控振荡器核心部分的第二输出端连接；第一偏置管的源极和第二偏置管的源极均接地；
开关管、第一偏置管、第二偏置管、第三偏置管和第四偏置管的栅极共连作为频选信号输入端用于接入1路子频带选择信号；开关管在子频带选择信号的控制下导通或断开，第一偏置管、第二偏置管、第三偏置管和第四偏置管分别在开关管导通和断开两种状态下为第一电容和第二电容提供偏置电压。
优选地，偏置电路包括第一偏置电流源、镜像管、电阻和电容；其中，镜像管采用PMOS管，其源极连接供电端，其漏极连接第一偏置电流源，第一偏置电流源另一端接地；镜像管栅极连接电阻第一端并连接镜像管漏极，电容两端分别连接电阻第二端和供电端，电阻和电容配合形成一阶RC滤波电路，电阻第二端还连接尾电流管，第一偏置电流源通过镜像管和一阶RC滤波电路为压控振荡器核心部分提供尾电流；优选地，尾电流管采用PMOS管，其源极连接供电端，其栅极连接电阻第二端，其漏极连接负阻网络。
优选地，每一个耦合支路包括三个动态级联在供电端和对应的压控振荡器核心部分的输出端之间的三个耦合管，耦合管均采用PMOS管；耦合支路中，两个耦合管的栅极分别连接另一个压控振荡器核心部分的第一输出端和第二输出端，剩余一个耦合管的栅极接地作为源极负反馈电阻。
优选地，压控振荡器输出缓冲器包括多个与宽带正交压控振荡器输出的正交时钟信号一一对应的输出缓冲单元；每一个输出缓冲单元包括一个交流耦合电容和至少两级不同尺寸比例的CMOS反相器，其中第一级CMOS反相器的输入输出端之间跨接一个反馈电阻。
优选地，可调数字相位插值器包括四个相位插值单元，相位插值单元包括四条支路，每一条支路由一个饥饿型反相器和一个限流电阻组成，饥饿型反相器的输入端作为支路的第一端，限流电阻串联在饥饿型反相器的输出端，限流电阻远离饥饿型反相器的一端作为支路第二端；
两条支路的第一端共连作为相位插值单元的一个输入端，剩余两条支路的第一端共连作为相位插值单元的另一个输入端；其中两条支路的第二端分别作为相位插值单元的两个时钟信号输出端或者空悬，剩余两个支路的第二端共连作为相位插值单元的时钟信号输出端。
相位插值单元的两个输入端用于接入两路正交时钟信号，相位插值单元在获得的第二偏置电流(Itune)调节下将两路正交时钟信号合成一相或多相时钟信号；
优选地，饥饿型反相器采用可调电流饥饿型反相器，每一个饥饿型反相器均可直接引入第二偏置电流(Itune)进行调整；饥饿型反相器包括第二偏置电流源、镜像单元和反向单元；反向单元包括由第一PMOS管和第一NMOS管组成的第三反相器，第三反相器的输出端靠近第一PMOS管的一端和靠近第一NMOS管的一端分别串联了第二PMOS管和第二NMOS管作为控制管；第三反相器的输入端和输出端分别作为饥饿型反相器的输入端和输出端，第二偏置电流源的第二偏置电流(Itune)通过镜像单元为第二PMOS管的栅极和第二NMOS管的栅极提供镜像电流，第二PMOS管和第二NMOS管根据镜像电流调整自身工作状态控制第三反相器工作以根据饥饿型反相器输入端获得信号进行输出；
优选地，镜像单元设有第一输出端和第二输出端，且镜像单元的第一输出端和第二输出端分别连接第二PMOS管的栅极和第二NMOS管的栅极；镜像单元包括第三PMOS管、第四PMOS管、第一级联管、第二级联管、第三级联管和偏置电流管；第三PMOS管和第一级联管级联在第二偏置电流源和供电端之间，第四PMOS管和第二级联管级联在镜像单元的第二输出端和供电端之间，偏置电流管和第三级联管级联在镜像单元第二输出端和接地之间，镜像单元第一输出端分别连接第三PMOS管的栅极和漏极以及第四PMOS管的栅极，第一级联管的栅极和第二级联管的栅极均接地，第三级联管的栅极接入工作电压，偏置电流管的栅极连接镜像单元第二输出端。
本发明采用正交压控振荡器和数字相位插值器级联的紧凑开环架构产生多相时钟信号，避免了闭环反馈结构和复杂控制逻辑所带来的锁定延迟和稳定性以及相位精度等问题，同时消除了额外参考时钟。
本发明通过耦合支路和压控振荡器核心部分相配合，采用了一种峰值注入耦合方式的正交压控振荡器结构，降低了来自器件闪烁噪声的影响。压控振荡器核心部分采用N位固定电容阵列进行子频带选择，实现了正交压控振荡器的宽频率范围输出。
本发明中，耦合支路采用动态级联的PMOS管注入峰值电流到压控振荡器核心部分的输出端，不仅提高了耦合电流的注入效率，更有效减弱了耦合网络对压控振荡器核心部分电路噪声的恶化，从而保证了所述正交压控振荡器在良好相位噪声的情况下，可通过高效峰值注入最小化输出正交时钟之间的相位误差。
本发明提出的可调数字相位插值器，在各饥饿型反相器的输出端串联一个限流电阻，限制饥饿型反相器的充放电电流，减小了数字相位插值器对电流饥饿型反相器导通电阻变化的敏感度，从而提高了数字相位插值器的线性度，确保了饥饿型反相器工作的安全。此外，通过对饥饿型反相器偏置电流的调节，使得该多相时钟产生器的输出多路相位具有高精度的优点。该可调数字相位插值器可调数字相位插值器，避免了传统模拟相位插值器带来的高功耗和失配等问题。
附图说明
图1为基于锁相环PLL的多相时钟产生器的结构示意图；
图2为基于延迟锁相环DLL的多相时钟产生器的结构示意图；
图3为本发明提供的一种低噪声高精度的宽带多相时钟产生器的结构示意图；
图4为宽带正交压控振荡器QVCO的电路结构示意图；
图5为电压控制的可变电容Varactor的结构示意图；
图6为数控电容阵列Cap Bank的结构示意图；
图7为压控振荡器输出缓冲器VCO-BUF的结构示意图；
图8为可调数字相位插值器DPI的结构示意图；
图9为可调数字相位插值单元DPI Unit的结构示意图；
图10为可调电流饥饿型反相器CSI的电路结构示意图；
图11为宽带正交压控振荡器QVCO的16个子频带压控曲线图；
图12为低噪声高精度的宽带多相时钟产生器输出时钟的相位噪声曲线图；
图13为低噪声高精度的宽带多相时钟产生器输出的8路多相时钟波形图。
具体实施方式
参照图2，本发明提出的一种低噪声高精度的宽带多相时钟产生器，包括：宽带正交压控振荡器、压控振荡器输出缓冲器和可调数字相位插值器。
宽带正交压控振荡器在N位子频带选择信号和控制电压VCTRL的调整下，根据预设的噪声和相位误差要求产生正交时钟信号。
压控振荡器输出缓冲器与宽带正交压控振荡器连接，其获取正交时钟信号，并对其缓冲放大后进行输出。
可调数字相位插值器与压控振荡器输出缓冲器连接，其获取缓冲放大后的正交时钟信号，且在第二偏置电流Itune调节下，将缓冲放大后的正交时钟信号合成多相时钟信号。
本实施方式中，子频带选择信号选用4位信号B3～B0，即宽带正交压控振荡器QVCO在4位子频带选择信号B3～B0和控制电压VCTRL的调整下，产生所需振荡频率的低噪声低相位误差的正交时钟信号。压控振荡器输出缓冲器VCO-BUF分别对正交时钟信号进行缓冲放大后输出正交时钟信号I+、Q+、I-和Q-。可调数字相位插值器DPI经过第二偏置电流ItuneItune调节把压控振荡器输出缓冲器VCO-BUF缓冲放大的正交时钟信号I+、Q+、I-和Q-合成8路高精度的多相时钟信号Clk_0、Clk_45、Clk_90、Clk_135、Clk_180、Clk_225、Clk_270和Clk_315。
本实施方式中，宽带正交压控振荡器包括两个压控振荡器核心部分、四个耦合支路和偏置电路。压控振荡器核心部分、四个耦合支路和偏置电路均由供电端VDD供电。
压控振荡器核心部分由尾电流管、负阻网络、片上电感电容谐振腔、电压控制的可变电容和数控电容阵列构成，尾电流管Msr1采用PMOS管。
片上电感电容谐振腔由一个电感和一个并联在电感两端的电容组成，其谐振于所需要的工作频率。电感两端分别作为压控振荡器核心部分的第一输出端和第二输出端，电感的中间抽头接地，以保证第一输出端的电压和第二输出端的电压相位相反。
负阻网络由第一负阻管Mgm11和第二负阻管Mgm12组成，第一负阻管Mgm11和第二负阻管Mgm12均为PMOS管。第一负阻管Mgm11的漏极和第二负阻管Mgm12的漏极分别连接到压控振荡器核心部分的第一输出端和第二输出端，第一负阻管Mgm11的栅极和第二负阻管Mgm12的栅极分别连接第二负阻管Mgm12的漏极和第一负阻管Mgm11的漏极。如此，第一负阻管Mgm11和第二负阻管Mgm12交叉耦合连接，且第一负阻管Mgm11的源极和第二负阻管Mgm12的源极通过尾电流管Msr1共接到偏置电路获得第一偏置电流。
可变电容设有控制电压输入端和两个信号输出端，电容阵列设有频选信号输入端和两个信号输出端。可变电容的两个信号输出端和电容阵列的两个信号输出端均分别连接压控振荡器核心部分的第一输出端和第二输出端。可变电容的控制电压输入端接入控制电压VCTRL，4位子频带选择信号B3～B0接入电容阵列的频选信号输入端。
压控振荡器核心部分具有第一输出端和第二输出端，则两个压控振荡器核心部分的输出端构成宽带正交压控振荡器的四个输出端Ip、Qp、In和Qn并分别用于输出时钟信号。
四个耦合支路与宽带正交压控振荡器的四个输出端Ip、Qp、In和Qn一一对应，每一个耦合支路包括三个动态级联在供电端VDD和对应的宽带正交压控振荡器输出端之间的三个耦合管，耦合管均采用PMOS管。耦合支路中，两个耦合管的栅极分别连接另一个压控振荡器核心部分的第一输出端和第二输出端，剩余一个耦合管的栅极接地作为源极负反馈电阻使用。
参照图4，结合第一个压控振荡器核心部分对耦合支路进行说明。第一压控振荡器的第一输出端和第二输出端即为宽带正交压控振荡器的输出端Ip、In，第二个压控振荡器的第一输出端和第二输出端即为宽带正交压控振荡器的输出端Qp、Qn。对应输出端Ip、In的耦合支路为第一耦合支路和第二耦合支路。第一耦合支路包括耦合管Mcp11、Mcp21和Mcp31，其中，耦合管Mcp31源极连接供电端VDD，其漏极连接耦合管Mcp21源极，耦合管Mcp21漏极连接耦合管Mcp11源极，耦合管Mcp11漏极连接输出端Ip，故而，耦合管Mcp11、Mcp21和Mcp31动态级联在供电端VDD和输出端Ip之间。耦合管Mcp21的栅极和耦合管Mcp11的栅极分别连接从第二个压控振荡器引出的输出端Qp、Qn，耦合管Mcp31的栅极接地。第二耦合支路包括耦合管Mcp12、Mcp22和Mcp32，其中，耦合管Mcp32源极连接供电端VDD，其漏极连接耦合管Mcp22源极，耦合管Mcp22漏极连接耦合管Mcp12源极，耦合管Mcp12漏极连接输出端In，故而，耦合管Mcp12、Mcp22和Mcp32动态级联在供电端VDD和输出端In之间。耦合管Mcp22的栅极和耦合管Mcp12的栅极分别连接从第二个压控振荡器引出的输出端Qp、Qn，耦合管Mcp32的栅极接地。
各耦合支路向对应的宽带正交压控振荡器的输出端注入峰值电流。本实施方式中，四个耦合支路分别向输出端Ip、In、Qp和Qn注入峰值电流Icpp1、Icpn1、Icpp2和Icpn2。
本实施方式中，耦合支路采用动态级联的PMOS管注入峰值电流到压控振荡器核心部分的输出端，不仅提高了耦合电流的注入效率，更有效减弱了耦合网络对压控振荡器核心部分电路噪声的恶化，从而保证了所述正交压控振荡器在良好相位噪声的情况下，可通过高效峰值注入最小化输出正交时钟之间的相位误差。
本实施方式中，压控振荡器核心部分在4位子频带选择信号B3～B0和控制电压VCTRL的调整下通过片上电感电容谐振腔谐振后由第一输出端和第二输出端输出相位相反的电压信号。在耦合支路作用下，两个压控振荡器核心部分输出的电压信号相互耦合，从而输出端Ip、In、Qp和Qn最终输出四路低噪声低相位误差的正交时钟信号。
偏置电路包括第一偏置电流源Ibias、镜像管Msr0、电阻R0和电容C0。其中，镜像管Msr0采用PMOS管，其源极连接供电端VDD，其漏极连接第一偏置电流源Ibias，第一偏置电流源Ibias另一端接地。镜像管Msr0栅极连接电阻R0第一端并连接镜像管Msr0漏极，电容C0两端分别连接电阻R0第二端和供电端VDD，电阻R0和电容C0配合形成一阶RC滤波电路。
压控振荡器核心部分的尾电流管Msr1采用PMOS管，其源极连接供电端VDD，其栅极连接偏置电路中电阻R0的第二端，其漏极连接负阻网络中两个负阻管的源极。第一偏置电流源Ibias通过镜像管Msr0和一阶RC滤波电路向尾电流管Msr1提供微电流，从而负阻网络工作。
参照图,5，本实施方式中，可变电容包括第一电容管Mva1和第二电容管Mva2，第一电容管Mva1的源极、漏极和第二电容管Mva2的源极、漏极共连并接入控制电压VCTRL，第一电容管Mva1的栅极和第二电容管Mva2的栅极分别连接到压控振荡器核心部分的第一输出端和第二输出端。可变电容在控制电压VCTRL控制下对压控振荡器核心部分的第一输出端的电压信号和第二输出端的电压信号进行调整。
参照图6，数控电容阵列由多个固定电容阵列组成，且固定电容阵列的数量与子频带选择信号的位数N对应。例如，本实施方式中，子频带选择信号选用4位信号B3～B0，则，数控电容阵列由四个固定电容阵列组成。
每一个固定电容阵列由第一电容Cb10、第二电容Cb20、开关管Ms10、第一偏置管Ms20、第二偏置管Ms30、第三偏置管Ms40和第四偏置管Ms50。其中，开关管Ms10、第一偏置管Ms20和第二偏置管Ms30均采用NMOS管，第三偏置管Ms40和第四偏置管Ms50均采用PMOS管。第一电容Cb10的第一端连接第三偏置管Ms40的源极并与压控振荡器核心部分的第一输出端连接，第一电容Cb10的第二端分别连接开关管Ms10的漏极、第一偏置管Ms20的漏极和第三偏置管Ms40的漏极。第二电容Cb20的第一端分别连接开关管Ms10的源极、第二偏置管Ms30的漏极和第四偏置管Ms50的漏极，第二电容Cb20的第二端连接第四偏置管Ms50的源极并与压控振荡器核心部分的第二输出端连接。第一偏置管Ms20的源极和第二偏置管Ms30的源极均接地。第一偏置管Ms20、第二偏置管Ms30、第三偏置管Ms40和第四偏置管Ms50分别在开关管Ms10导通和断开两种状态下为第一电容Cb10和第二电容Cb20提供偏置电压。
固定电容阵列中，开关管Ms10、第一偏置管Ms20、第二偏置管Ms30、第三偏置管Ms40和第四偏置管Ms50的栅极共连作为频选信号输入端用于接入1路子频带选择信号。本实施方式中，四个固定电容阵列与4位子频带选择信号B0、B1、B2、B3一一对应，各固定电容阵列的频选信号输入端分别引入对应的子频带选择信号。
本实施方式中，数控电容阵列包含的四个固定电容阵列并联在压控振荡器核心部分的第一输出端和第二输出端之间，从而在4位子频带选择信号B3～B0的的作用下，对压控振荡器核心部分的第一输出端和第二输出端的电压信号进行调整。压控振荡器核心部分采用N位固定电容阵列进行子频带选择，实现了正交压控振荡器的宽频率范围输出。
本实施方式中，采用一种峰值注入耦合方式的正交压控振荡器结构，且压控振荡器的核心部分、耦合支路和偏置电路全部采用PMOS管实现，降低了来自器件闪烁噪声的影响。
参照图7，压控振荡器输出缓冲器包括多个与宽带正交压控振荡器输出的正交时钟信号一一对应的输出缓冲单元。每一个输出缓冲单元包括交流耦合电容Co11、第一反向管Mo11、第二反向管Mo21、第三反向管Mo31和第四反向管Mo41。第一反向管Mo11和第二反向管Mo21构成第一反相器，两者漏极与漏极共连作为第一反相器输出端，栅极与栅极共连作为第一反相器输入端并通过交流耦合电容Co11连接宽带正交压控振荡器对应的输出端以接入对应的正交时钟信号。第一反相器的输入端和输出端之间跨接反馈电阻Rf1。第三反向管Mo31和第四反向管Mo41构成第二反相器，两者漏极与漏极共连作为第二反相器输出端即该输出缓冲单元的输出端，栅极与栅极共连作为第二反相器输入端并与第一反相器输出端连接。第一反向管Mo11和第三反向管Mo31的源极均连接供电端VDD获取工作电压，第二反向管Mo21和第四反向管Mo41的源极均接地。
本实施方式中，宽带正交压控振荡器的四个输出端Ip、Qp、In和Qn各输出一路时钟信号，则压控振荡器输出缓冲器包括四个输出缓冲单元，且四个输出缓冲单元与四个输出端Ip、Qp、In和Qn一一对应。四个输出缓冲单元中交流耦合电容Co11远离第一反相器的一侧作为输出缓冲单元的输入端用于连接对应的宽带正交压控振荡器输出端Ip、Qp、In或Qn，输出缓冲单元输入端获取时钟信号后经过第一反相器和第二反相器缓冲后输出缓冲放大后的时钟信号I+、Q+、I-或Q-。
参照图8，本实施方中，可调数字相位插值器DPI包括四个相位插值单元，分别为相位插值单元1、相位插值单元2、相位插值单元3和相位插值单元4。相位插值单元设有信号输入端、信号输出端和偏置电流输入端，其中，信号输入端连接压控振荡器输出缓冲器获取两路正交时钟信号，并在偏置电流输入端输入的第二偏置电流Itune调节下将两路正交时钟信号合成一相或多相时钟信号。
本实施方式中相位插值单元1在第二偏置电流Itune调节下将正交信号I+/Q+合成三路相位角分别为0、45和90的多相时钟信号Clk_0、Clk_45和Clk_90，相位插值单元2在第二偏置电流Itune调节下将正交信号Q+/I-合成为相位角为135的时钟信号Clk_135，相位插值单元3在第二偏置电流Itune调节下将正交信号I-/Q-合成三路相位角分别为180、225和270的多相时钟信号Clk_180、Clk_225、Clk_270，相位插值单元4在第二偏置电流Itune调节下将正交信号Q-/I+合成为相位角为315的时钟信号Clk_315。
参照图9，相位插值单元包括四条支路，每一条支路由一个饥饿型反相器和一个限流电阻组成，饥饿型反相器的输入端作为支路的第一端，限流电阻串联在饥饿型反相器的输出端，限流电阻远离饥饿型反相器的一端作为支路第二端；两条支路的第一端共连作为相位插值单元的一个输入端，剩余两条支路的第一端共连作为相位插值单元的另一个输入端；其中两条支路的第二端分别作为相位插值单元的两个时钟信号输出端或者空悬，剩余两个支路的第二端共连作为相位插值单元的时钟信号输出端。
参照图10，本实施方式中相位插值单元包括第一饥饿型反相器CSI1、第二饥饿型反相器CSI2、第三饥饿型反相器CSI3、第四饥饿型反相器CSI4、第一限流电阻Ra1、第二限流电阻Rb1、第三限流电阻Rb2和第四限流电阻Ra2。第一限流电阻Ra1、第二限流电阻Rb1、第三限流电阻Rb2和第四限流电阻Ra2分别与第一饥饿型反相器CSI1、第二饥饿型反相器CSI2、第三饥饿型反相器CSI3、第四饥饿型反相器CSI4一一对应并串联在对应的饥饿型反相器的输出端。
第一饥饿型反相器CSI1的输入端和第二饥饿型反相器CSI2的输入端共连作为相位插值单元的一个输入端，第三饥饿型反相器CSI3的输入端和第四饥饿型反相器CSI4的输入端共连作为相位插值单元的另一个输入端。相位插值单元的两个输入端分别输入两路正交的时钟信号例如I+/Q+或Q+/I-或I-/Q-或Q-/I+。
第二限流电阻Rb1远离第二饥饿型反相器CSI2的一端和第三限流电阻Rb2远离第三饥饿型反相器CSI3的一端共连作为相位插值单元的一个输出端。
本实施方式中，当相位插值单元输出三路多相时钟信号如相位插值单元1和相位插值单元3时，第一限流电阻Ra1远离第一饥饿型反相器CSI1的一端和第四限流电阻Ra2远离第四饥饿型反相器CSI4的一端均作为相位插值单元的输出端。从而，相位插值单元具有三个输出端，相位插值单元两个输入端输入的正交时钟信号经过第一饥饿型反相器CSI1、第二饥饿型反相器CSI2、第三饥饿型反相器CSI3和第四饥饿型反相器CSI4作用后从相位插值单元三个输出端输出多相时钟信号。
本实施方式中，当相位插值单元输出一路多相时钟信号如相位插值单元2和相位插值单元4时，第一限流电阻Ra1远离第一饥饿型反相器CSI1的一端和第四限流电阻Ra2远离第四饥饿型反相器CSI4的一端均空悬无输出。从而，相位插值单元仅具有一个输出端，相位插值单元两个输入端输入的正交时钟信号经过第二饥饿型反相器CSI2和第三饥饿型反相器CSI3作用后从相位插值单元输出端输出一路多相时钟信号。
本实施方式中，饥饿型反相器采用可调电流饥饿型反相器，每一个饥饿型反相器均可直接引入第二偏置电流Itune进行调整。
本实施方式中，饥饿型反相器包括第二偏置电流源、镜像单元和反向单元。反向单元包括由第一PMOS管Mc11和第一NMOS管Mc41组成的第三反相器，第一PMOS管Mc11的源极连接供电端VDD，第一NMOS管Mc41的源极接地。第三反相器的输出端靠近第一PMOS管Mc11的一端和靠近第一NMOS管Mc41的一端分别串联了第二PMOS管Mc21和第二NMOS管Mc31作为控制管。具体地，第三反相器的输出端分别连接第二PMOS管Mc21的漏极和第二NMOS管Mc31的漏极，第二PMOS管Mc21的源极和第二NMOS管Mc31的源极分别连接第一PMOS管Mc11的漏极和第一NMOS管Mc41的漏极。第二偏置电流源通过镜像单元分别连接第二PMOS管Mc21的栅极和第二NMOS管Mc31的栅极。
第三反相器的输入端和输出端分别作为饥饿型反相器的输入端和输出端。第二偏置电流源的第二偏置电流Itune通过镜像单元为第二PMOS管Mc21的栅极和第二NMOS管Mc31的栅极提供镜像电流，第二PMOS管Mc21和第二NMOS管Mc31根据镜像电流调整自身工作状态从而控制第三反相器工作，以使得第三反相器在第二偏置电流Itune调整下根据饥饿型反相器输入端获得信号进行输出。
本实施方式中，在各饥饿型反相器的输出端串联一个限流电阻，限制可调电流饥饿型反相器的充放电电流，减小了数字相位插值器对电流饥饿型反相器导通电阻变化的敏感度，从而提高了数字相位插值器的线性度，确保了饥饿型反相器工作的安全。此外，通过对可调电流饥饿型反相器第二偏置电流Itune的调节，使得该多相时钟产生器的输出多路相位具有高精度的优点。该可调数字相位插值器，避免了传统模拟相位插值器带来的高功耗和失配等问题。
本实施方式中，镜像单元设有第一输出端和第二输出端，且镜像单元的第一输出端和第二输出端分别连接第二PMOS管Mc21的栅极和第二NMOS管Mc31的栅极。镜像单元包括第三PMOS管Mc22、第四PMOS管Mc23、第一级联管Mc12、第二级联管Mc13、第三级联管Mc43和偏置电流管Mc33。
第三PMOS管Mc22和第一级联管Mc12级联在第二偏置电流源和供电端VDD之间，第三PMOS管Mc22的漏极通过第二偏置电流源接地，其源极连接第一级联管Mc12的漏极，第一级联管Mc12的源极连接供电端。
第四PMOS管Mc23和第二级联管Mc13级联在镜像单元的第二输出端和供电端VDD之间，第四PMOS管Mc23的漏极连接镜像单元第二输出端，其源极连接第二级联管Mc13的漏极，第二级联管Mc13的源极连接供电端。
偏置电流管Mc33和第三级联管Mc43级联在镜像单元第二输出端和接地之间，偏置电流管Mc33的漏极连接在镜像单元第二输出端，其源极连接第三级联管Mc43漏极，第三级联管Mc43源极接地。
镜像单元第一输出端分别连接第三PMOS管Mc22的栅极和漏极以及第四PMOS管Mc23的栅极，第一级联管Mc12的栅极和第二级联管Mc13的栅极均接地，第三级联管Mc43的栅极接入工作电压，偏置电流管Mc33的栅极连接镜像单元第二输出端。
如此，第三PMOS管Mc22、第四PMOS管Mc23和偏置电流管Mc33在第二偏置电流源输出的第二偏置电流Itune调整下，在镜像单元第一输出端和第二输出端产生电压信号以控制第二PMOS管Mc21和第二NMOS管Mc31工作，间接的对反向单元的输出信号进行调整。
本发明实施方式利用40nm CMOS工艺实现，电源电压VDD＝1.1V，整个多相时钟产生器功耗为3.44mW，输出的8路多相时钟信号Clk_0、Clk_45、Clk_90、Clk_135、Clk_180、Clk_225、Clk_270和Clk_315的中心频率为3GHz，基于上述电路进行了实验。
参见图11，图中所示为本实施方式提供的一种宽带正交压控振荡器QVCO的16个子频带压控曲线图，正交压控振荡器在4位数字控制端B3、B2、B1和B0的粗调节和控制电压VCTRL的细调节下，可覆盖频率范围2.3GHz到3.8GHz调谐范围约为53％，说明该多相时钟产生器可实现宽频率范围输出。
参见图12，图中所示为本实施方式提供的一种低噪声高精度的宽带多相时钟产生器输出时钟的相位噪声曲线图，多相时钟产生器输出的时钟信号在1MHz频率处的相位噪声为-118dBC/Hz，说明该多相时钟产生器输出的多相时钟信号具有良好的噪声性能。
参见图13，图中所示为本实施方式提供的一种低噪声高精度的宽带多相时钟产生器输出的8路多相时钟波形图，多相时钟产生器输出的8路多相时钟信号Clk_0、Clk_45、Clk_90、Clk_135、Clk_180、Clk_225、Clk_270和Clk_315在输出频率3GHz附近处的平均相位误差为0.015°，说明该多相时钟产生器输出的多相时钟信号之间具有精确的相位关系。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种低噪声高精度的宽带多相时钟产生器，其特征在于，包括：宽带正交压控振荡器、压控振荡器输出缓冲器和可调数字相位插值器；
宽带正交压控振荡器在N位子频带选择信号和控制电压(VCTRL)的调整下，根据预设的噪声和相位误差要求产生正交时钟信号；
压控振荡器输出缓冲器与宽带正交压控振荡器连接，其获取正交时钟信号，并对其缓冲放大后进行输出；
可调数字相位插值器与压控振荡器输出缓冲器连接，其获取缓冲放大后的正交时钟信号，且在第二偏置电流(Itune)调节下，将缓冲放大后的正交时钟信号合成多相时钟信号。
2.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，宽带正交压控振荡器包括两个压控振荡器核心部分、四个耦合支路和偏置电路，压控振荡器核心部分、四个耦合支路和偏置电路均由供电端(VDD)供电；
每个压控振荡器核心部分设有第一输出端和第二输出端，第一输出端和第二输出端用于输出反向电压信号；两个压控振荡器核心部分共四个输出端作为为该宽带正交压控振荡器的四个输出端Ip、Qp、In和Qn；
四个耦合支路与两个压控振荡器核心部分的输出端一一对应，且各耦合支路连接在供电端(VDD)和对应的压控振荡器核心部分的输出端之间，其获取另一个压控振荡器核心部分输出的两个电压信号并产生峰值电流耦合到对应的压控振荡器核心部分的输出端；
偏置电路分别连接两个压控振荡器核心部分，并向两个压控振荡器核心部分提供尾电流；
压控振荡器核心部分通过供电端(VDD)和尾电流获得电信号，并在N位子 频带选择信号和控制电压(VCTRL)的调整下产生两路电压信号分别通过第一输出端和第二输出端输出，在耦合支路作用下，两个压控振荡器核心部分输出的电压信号相互耦合，输出端Ip、In、Qp和Qn获得四路正交时钟信号。
3.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，压控振荡器核心部分由尾电流管、负阻网络、片上电感电容谐振腔、可变电容和数控电容阵列构成；
负阻网络、片上电感电容谐振腔、可变电容和数控电容阵列构成并联在压控振荡器核心部分的第一输出端和第二输出端之间；片上电感电容谐振腔谐振于预设的工作频率，负阻网络通过尾电流管连接偏置电路获得尾电流并为压控振荡器核心部分的第一输出端和第二输出端提供电压，可变电容和数控电容阵列分别接入控制电压(VCTRL)和N位子频带选择信号对压控振荡器核心部分的第一输出端和第二输出端输出的电压信号进行调整；
优选地，片上电感电容谐振腔由一个电感和一个并联在电感两端的电容组成，电感两端分别连接压控振荡器核心部分的第一输出端和第二输出端，电感的中间抽头接地；
优选地，负阻网络由第一负阻管(Mgm11)和第二负阻管(Mgm12)组成，第一负阻管(Mgm11)和第二负阻管(Mgm12)均为PMOS管，且第一负阻管(Mgm11)和第二负阻管(Mgm12)交叉耦合连接，第一负阻管(Mgm11)的源极和第二负阻管(Mgm12)的源极通过尾电流管(Msr1)共接到偏置电路获得第一偏置电流；
优选地，可变电容包括第一电容管(Mva1)和第二电容管(Mva2)，第一电容管(Mva1)的源极、漏极和第二电容管(Mva2)的源极、漏极共连并接入控制电压(VCTRL)，第一电容管(Mva1)的栅极和第二电容管(Mva2)的栅极分别 连接到压控振荡器核心部分的第一输出端和第二输出端；
优选地，数控电容阵列由多个结构相同的固定电容阵列组成，多个固定电容阵列并联在压控振荡器核心部分的第一输出端和第二输出端之间，固定电容阵列的数量与子频带选择信号的位数N对应，N位子频带选择信号分别接入多个固定电容阵列对压控振荡器核心部分的第一输出端和第二输出端的电压信号进行调整。
4.如权利要求6所述的低噪声高精度的宽带多相时钟产生器，其特征在于，固定电容阵列由第一电容(Cb10)、第二电容(Cb20)、开关管(Ms10)、第一偏置管(Ms20)、第二偏置管(Ms30)、第三偏置管(Ms40)和第四偏置管(Ms50)；其中，开关管(Ms10)、第一偏置管(Ms20)和第二偏置管(Ms30)均采用NMOS管，第三偏置管(Ms40)和第四偏置管(Ms50)均采用PMOS管；第一电容(Cb10)的第一端连接第三偏置管(Ms40)的源极并与压控振荡器核心部分的第一输出端连接，第一电容(Cb10)的第二端分别连接开关管(Ms10)的漏极、第一偏置管(Ms20)的漏极和第三偏置管(Ms40)的漏极；第二电容(Cb20)的第一端分别连接开关管(Ms10)的源极、第二偏置管(Ms30)的漏极和第四偏置管(Ms50)的漏极，第二电容(Cb20)的第二端连接第四偏置管(Ms50)的源极并与压控振荡器核心部分的第二输出端连接；第一偏置管(Ms20)的源极和第二偏置管(Ms30)的源极均接地；
开关管(Ms10)、第一偏置管(Ms20)、第二偏置管(Ms30)、第三偏置管(Ms40)和第四偏置管(Ms50)的栅极共连作为频选信号输入端用于接入1路子频带选择信号；开关管(Ms10)在子频带选择信号的控制下导通或断开，第一偏置管(Ms20)、第二偏置管(Ms30)、第三偏置管(Ms40)和第四偏置管(Ms50)分别在开关管(Ms10)导通和断开两种状态下为第一电容(Cb10)和第二电容(Cb20) 提供偏置电压。
5.如权利要求2所述的低噪声高精度的宽带多相时钟产生器，其特征在于，偏置电路包括第一偏置电流源(Ibias)、镜像管(Msr0)、电阻(R0)和电容(C0)；其中，镜像管(Msr0)采用PMOS管，其源极连接供电端(VDD)，其漏极连接第一偏置电流源(Ibias)，第一偏置电流源(Ibias)另一端接地；镜像管(Msr0)栅极连接电阻(R0)第一端并连接镜像管(Msr0)漏极，电容(C0)两端分别连接电阻(R0)第二端和供电端(VDD)，电阻(R0)和电容(C0)配合形成一阶RC滤波电路，电阻(R0)第二端还连接尾电流管(Msr1)，第一偏置电流源(Ibias)通过镜像管(Msr0)和一阶RC滤波电路为压控振荡器核心部分提供尾电流；优选地，尾电流管(Msr1)采用PMOS管，其源极连接供电端(VDD)，其栅极连接电阻(R0)第二端，其漏极连接负阻网络。
6.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，每一个耦合支路包括三个动态级联在供电端(VDD)和对应的压控振荡器核心部分的输出端之间的三个耦合管，耦合管均采用PMOS管；耦合支路中，两个耦合管的栅极分别连接另一个压控振荡器核心部分的第一输出端和第二输出端，剩余一个耦合管的栅极接地作为源极负反馈电阻。
7.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，压控振荡器输出缓冲器包括多个与宽带正交压控振荡器输出的正交时钟信号一一对应的输出缓冲单元；每一个输出缓冲单元包括一个交流耦合电容(Co11)和至少两级不同尺寸比例的CMOS反相器，其中第一级CMOS反相器的输入输出端之间跨接一个反馈电阻。
8.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，可调数字相位插值器包括四个相位插值单元，相位插值单元包括四条支路，每 一条支路由一个饥饿型反相器和一个限流电阻组成，饥饿型反相器的输入端作为支路的第一端，限流电阻串联在饥饿型反相器的输出端，限流电阻远离饥饿型反相器的一端作为支路第二端；
两条支路的第一端共连作为相位插值单元的一个输入端，剩余两条支路的第一端共连作为相位插值单元的另一个输入端；其中两条支路的第二端分别作为相位插值单元的两个时钟信号输出端或者空悬，剩余两个支路的第二端共连作为相位插值单元的时钟信号输出端。
相位插值单元的两个输入端用于接入两路正交时钟信号，相位插值单元在获得的第二偏置电流(Itune)调节下将两路正交时钟信号合成一相或多相时钟信号。
9.如权利要求1所述的低噪声高精度的宽带多相时钟产生器，其特征在于，饥饿型反相器采用可调电流饥饿型反相器，每一个饥饿型反相器均可直接引入第二偏置电流(Itune)进行调整；饥饿型反相器包括第二偏置电流源、镜像单元和反向单元；反向单元包括由第一PMOS管(Mc11)和第一NMOS管(Mc41)组成的第三反相器，第三反相器的输出端靠近第一PMOS管(Mc11)的一端和靠近第一NMOS管(Mc41)的一端分别串联了第二PMOS管(Mc21)和第二NMOS管(Mc31)作为控制管；第三反相器的输入端和输出端分别作为饥饿型反相器的输入端和输出端，第二偏置电流源的第二偏置电流(Itune)通过镜像单元为第二PMOS管(Mc21)的栅极和第二NMOS管(Mc31)的栅极提供镜像电流，第二PMOS管(Mc21)和第二NMOS管(Mc31)根据镜像电流调整自身工作状态控制第三反相器工作以根据饥饿型反相器输入端获得信号进行输出；
优选地，镜像单元设有第一输出端和第二输出端，且镜像单元的第一输出端 和第二输出端分别连接第二PMOS管(Mc21)的栅极和第二NMOS管(Mc31)的栅极；镜像单元包括第三PMOS管(Mc22)、第四PMOS管(Mc23)、第一级联管(Mc12)、第二级联管(Mc13)、第三级联管(Mc43)和偏置电流管(Mc33)；第三PMOS管(Mc22)和第一级联管(Mc12)级联在第二偏置电流源和供电端(VDD)之间，第四PMOS管(Mc23)和第二级联管(Mc13)级联在镜像单元的第二输出端和供电端(VDD)之间，偏置电流管(Mc33)和第三级联管(Mc43)级联在镜像单元第二输出端和接地之间，镜像单元第一输出端分别连接第三PMOS管(Mc22)的栅极和漏极以及第四PMOS管(Mc23)的栅极，第一级联管(Mc12)的栅极和第二级联管(Mc13)的栅极均接地，第三级联管(Mc43)的栅极接入工作电压，偏置电流管(Mc33)的栅极连接镜像单元第二输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610403638.9A CN106067814B (zh) | 2016-06-02 | 2016-06-02 | 一种低噪声高精度的宽带多相时钟产生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610403638.9A CN106067814B (zh) | 2016-06-02 | 2016-06-02 | 一种低噪声高精度的宽带多相时钟产生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106067814A true CN106067814A (zh) | 2016-11-02 |
| CN106067814B CN106067814B (zh) | 2018-12-07 |
Family
ID=57421020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610403638.9A Active CN106067814B (zh) | 2016-06-02 | 2016-06-02 | 一种低噪声高精度的宽带多相时钟产生器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106067814B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107241083A (zh) * | 2017-06-05 | 2017-10-10 | 上海爱信诺航芯电子科技有限公司 | 一种高精度自偏置时钟电路及相应的自偏置电路 |
| CN109101074A (zh) * | 2018-07-24 | 2018-12-28 | 中国电子科技集团公司第二十四研究所 | 一种加入随机扰动的多相时钟生成电路 |
| CN110995212A (zh) * | 2019-12-19 | 2020-04-10 | 成都海光微电子技术有限公司 | 一种集成电路器件、相位插值器、接口电路及电子设备 |
| CN111934675A (zh) * | 2020-09-17 | 2020-11-13 | 灵矽微电子(深圳)有限责任公司 | 延时器电路 |
| CN112260686A (zh) * | 2020-10-27 | 2021-01-22 | 宁波芯辉科技有限公司 | 一种低锁定误差延迟链锁相环 |
| CN113225071A (zh) * | 2021-07-07 | 2021-08-06 | 成都爱旗科技有限公司 | 一种相位校准方法、锁相环电路和电子设备 |
| US11368143B1 (en) | 2021-02-17 | 2022-06-21 | International Business Machines Corporation | Multiphase signal generator |
| US11711200B2 (en) | 2021-12-16 | 2023-07-25 | Analog Devices, Inc. | Multiphase clock generators with digital calibration |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377127B1 (en) * | 1999-11-10 | 2002-04-23 | Nec Corporation | Phase locked loop circuit |
| CN1574629A (zh) * | 2003-06-11 | 2005-02-02 | 恩益禧电子股份有限公司 | 时钟和数据恢复电路 |
| CN103414434A (zh) * | 2013-08-08 | 2013-11-27 | 南京邮电大学 | 一种低相位噪声正交压控振荡器 |
| CN103762945A (zh) * | 2014-01-20 | 2014-04-30 | 复旦大学 | 一种相位可调的精确正交压控振荡器电路 |
-
2016
- 2016-06-02 CN CN201610403638.9A patent/CN106067814B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377127B1 (en) * | 1999-11-10 | 2002-04-23 | Nec Corporation | Phase locked loop circuit |
| CN1574629A (zh) * | 2003-06-11 | 2005-02-02 | 恩益禧电子股份有限公司 | 时钟和数据恢复电路 |
| CN103414434A (zh) * | 2013-08-08 | 2013-11-27 | 南京邮电大学 | 一种低相位噪声正交压控振荡器 |
| CN103762945A (zh) * | 2014-01-20 | 2014-04-30 | 复旦大学 | 一种相位可调的精确正交压控振荡器电路 |
Non-Patent Citations (2)
| Title |
|---|
| MITSUTOSHI SUGAWARA 等: "1.5 Gbps, 5150 ppm Spread Spectrum SerDes PHY with a 0.3 mW, 1.5 Gbps Level Detector for Serial ATA", 《2002 SYMPOSIUM ON VLSL CIRCUITS DIGEST OF TECHNICAL PAPERS》 * |
| 张瑶 等: "时钟数据恢复电路中的线性相位插值器", 《西安交通大学学报》 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107241083A (zh) * | 2017-06-05 | 2017-10-10 | 上海爱信诺航芯电子科技有限公司 | 一种高精度自偏置时钟电路及相应的自偏置电路 |
| CN109101074A (zh) * | 2018-07-24 | 2018-12-28 | 中国电子科技集团公司第二十四研究所 | 一种加入随机扰动的多相时钟生成电路 |
| CN110995212A (zh) * | 2019-12-19 | 2020-04-10 | 成都海光微电子技术有限公司 | 一种集成电路器件、相位插值器、接口电路及电子设备 |
| CN110995212B (zh) * | 2019-12-19 | 2021-08-24 | 成都海光微电子技术有限公司 | 一种集成电路器件、相位插值器、接口电路及电子设备 |
| CN111934675A (zh) * | 2020-09-17 | 2020-11-13 | 灵矽微电子(深圳)有限责任公司 | 延时器电路 |
| CN112260686A (zh) * | 2020-10-27 | 2021-01-22 | 宁波芯辉科技有限公司 | 一种低锁定误差延迟链锁相环 |
| CN112260686B (zh) * | 2020-10-27 | 2023-11-10 | 西安芯辉光电科技有限公司 | 一种低锁定误差延迟链锁相环 |
| US11368143B1 (en) | 2021-02-17 | 2022-06-21 | International Business Machines Corporation | Multiphase signal generator |
| CN113225071A (zh) * | 2021-07-07 | 2021-08-06 | 成都爱旗科技有限公司 | 一种相位校准方法、锁相环电路和电子设备 |
| US11711200B2 (en) | 2021-12-16 | 2023-07-25 | Analog Devices, Inc. | Multiphase clock generators with digital calibration |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106067814B (zh) | 2018-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106067814A (zh) | 一种低噪声高精度的宽带多相时钟产生器 | |
| KR101191575B1 (ko) | 프로그램 가능 2점 주파수 합성기 아키텍처, 프로그램 가능 분수 n 분할기, 주파수 합성기 및 주파수 합성기 제어 방법 | |
| CN100502228C (zh) | 压控振荡器和pll电路及使用其的无线通信设备 | |
| CN106656116B (zh) | 高线性度的相位插值器 | |
| CN102122955B (zh) | 基于分数分频频率综合器的多标准i/q正交载波产生装置 | |
| CN107634761B (zh) | 一种数字锁相环频率综合装置 | |
| CN107528542B (zh) | 一种采用cmos工艺实现的毫米波压控振荡器 | |
| CN106100585B (zh) | 一种低噪声低相位误差的宽带正交压控振荡器 | |
| CN100466475C (zh) | 锁相环频率合成器开关电容的自动调节方法及电路 | |
| CN101944880A (zh) | 一种调谐曲线补偿vco方法及其模块 | |
| CN105978561A (zh) | 一种宽带压控振荡器 | |
| CN107623521A (zh) | 一种锁相环时钟发生器 | |
| CN105897263B (zh) | 一种宽带压控振荡器及频率合成器 | |
| CN204272083U (zh) | 一种超短波跳频电台用频率合成器 | |
| CN104079315A (zh) | 多标准性能可重构式i/q正交载波发生器 | |
| CN106100615B (zh) | 一种高线性度可调数字相位插值器 | |
| CN105406843B (zh) | 一种相位精确可调的四路正交信号发生器 | |
| CN109120262B (zh) | 一种快速锁定锁相环频率综合装置 | |
| CN202998066U (zh) | 低噪声快速切换频率合成器 | |
| CN205754277U (zh) | 一种宽带压控振荡器 | |
| CN101459465A (zh) | 一种支持多频段工作方式的本振装置 | |
| CN112242841A (zh) | 一种具有高电源噪声抑制比的锁相环电路 | |
| US11817865B2 (en) | Oscillator | |
| CN115102544A (zh) | 一种基于多相位注入锁定的低噪声宽带毫米波频率源 | |
| CN107612544A (zh) | 一种宽带混合调谐环形压控振荡器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |