CN105406843B - 一种相位精确可调的四路正交信号发生器 - Google Patents
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Abstract
本发明公开了一种相位精确可调的四路正交信号发生器，其由相位精确调节器和二分频器构成。相位精确调节器通过选通信号控制尾电流源的导通，产生可编程的电流，该电流通过运算放大器转变成偏置电压叠加在时钟信号上，从而来精确调节信号的相位变换；二分频器是由两个差分D触发器级联构成，用于产生四路正交信号。本发明不但可以产生四路正交信号，其通过控制尾电流源的导通产生可编程的电流，该电流转变成偏置电压叠加在时钟信号上来调节四路信号的相位差，使其相位精确互差90°，误差精度可达±0.1°，并且还能实现四路信号的调相范围达到±0.1°·(2n‑1)。同时本发明电路结构原理明了清晰，所采用各个单元都易于集成电路实现。
Description
技术领域
本发明属于CMOS集成电路设计技术领域，具体涉及一种相位精确可调的四路正交信号发生器。
背景技术
随着CMOS集成电路制造技术的不断进步，由于其成本低廉同时兼容数字电路，用CMOS工艺集成的射频电路不断出现。
无线通信是当前发展最快的技术之一。近十年来，随着个人通信系统及数字电视、广播得到了迅猛的发展，人们对射频前端收发机的研究进入白热化的状态。目前国内外提出了许多射频前端收发机结构，如超外差式收发机、零中频收发机、低中频收发机、超宽带接收机等。在镜像抑制接收机和零中频接受机射频前端，需要两路正交的信号(一路为I路信号，一路为Q路信号，两路信号的相位差为90°)与来自低噪声放大器的射频信号在混频器进行混频，正交通道内的两路信号要是幅度和相位不匹配，混频后的信号最终经基带处理后会引起误码率的上升。
集成的正交调制解调器是射频SoC(System on a chip)的重要组成部分，它需要正交信号发生器为其提供良好的正交差分本振信号，正交信号的发生器性能好坏直接影响射频SoC的性能。
集成的正交信号发生器常用的方法有RC-CR移相法，RC-CR移相网络通过将输入信号分别移相±45°来实现正交。胡一明等在标题为用于正交发生器RC多相网络特性研究(雷达学报,2013,2(4):476-480.)的文献中设计的在S波段应用正交发生器，I/Q幅度不平衡度0.1dB，相位不平衡度达到了0.1°，但是该方法不能进行相位调节，RC-CR网络复杂，并且一旦集成后，就不能再进行相位误差补偿；该方法中采用的电容和电阻不宜太大，否则集成电路也难以在片集成。另外一种常用方法采用正交压控振荡器交叉耦合连接的方法，如LuChung-Ting and Hsieh Hsieh-Hung在标题为Alow-power quadrature VCO and itsapplication to a 0.6-V 2.4-GHz PLL(IEEE Transactions on Circuits and Systems,2010,57(4):793-802.)的文献中设计了一个低功耗的正交差分输出的QVCO，应用于2.4GHz的锁相环，降低了功耗并改善了其噪声系数，但是其I/Q相位不平衡度2.21°，并且也不可调。
很多文献提出了采用数字正交信号发生器来产生正交信号，但是信号差生的相位误差不可调节和补偿。更为亟需解决的问题在于，即使集成电路器件内部具有产生正交信号的能力，由于集成电路生产工艺技术的限制，工艺往往会出现偏差，正交信号的相位差在前期仿真是精确的90°，但芯片加工以后，相位差往往偏离90°。因此现在非常需要一种集成的并且能精确调整的结构电路来弥补集成电路工艺造成的正交信号产生后出现的相位偏差。
发明内容
针对现有技术所存在的上述技术问题，本发明提供了一种相位精确可调的四路正交信号发生器，其通过控制尾电流源的导通产生可编程的电流，该电流转变成偏置电压叠加在时钟信号上来调节四路信号的相位差，使其相位精确互差90°，误差精度可达±0.1°，并且还能实现四路信号的调相范围达到±0.1°·(2n-1)。
一种相位精确可调的四路正交信号发生器，包括：
相位精确调节器，其根据外部输入的n位电平信号通过选通内部尾电流源的方式产生两路偏置电压，n为大于1的自然数；
二分频器，其将两路偏置电压通过电阻分别叠加在两路相位互差180°的时钟信号上且作为差分时钟信号输入，进而通过分频生成四路相位依次相差90°的正交信号。
所述的相位精确调节器包括：
可编程电流输出单元，其通过输入的n位电平信号来选通尾电流源，从而输出可编程的电流；
电流-电压转换单元，其将可编程的电流转换成两路偏置电压。
所述的可编程电流输出单元包括六个PMOS管P1～P6、三个NMOS管N1～N3和n个尾电流源模块；其中，PMOS管P1的源极与PMOS管P2的源极、PMOS管P3的源极、PMOS管P4的源极以及PMOS管P5的源极共连并接电源电压，PMOS管P1的漏极与PMOS管P1的栅极、PMOS管P2的栅极以及NMOS管N2的漏极相连，PMOS管P2的漏极与n个尾电流源模块的左支路电流输出端SINK_A共连并作为可编程电流输出单元的电流输出端IOUT，PMOS管P3的漏极作为可编程电流输出单元的偏置电流输出端IBAIS_OUT，PMOS管P4的漏极与n个尾电流源模块的右支路电流输出端SINK_B共连并作为可编程电流输出单元的电流输出端IOUTB，PMOS管P5的漏极与NMOS管N3的漏极和NMOS管N3的栅极相连并作为可编程电流输出单元的偏置电压输出端Vref，PMOS管P6的源极接收外部提供的偏置电流，PMOS管P6的栅极接收外部提供的使能信号，PMOS管P6的漏极与NMOS管N1的漏极、NMOS管N1的栅极、NMOS管N2的栅极以及n个尾电流源模块的偏压控制端BIAS相连，NMOS管N1的源极与NMOS管N2的源极和NMOS管N3的源极相连并接地；第i个尾电流源模块的左支路选通控制端SEL_A接收第i位电平信号，第i个尾电流源模块的右支路选通控制端SEL_B接收第i位电平信号的反相信号，第i个尾电流源模块由2i - 1个尾电流源并联组成，i为自然数且1≤i≤n。
所述的尾电流源由三个NMOS管M1～M3组成；其中，NMOS管M1的漏极为尾电流源的左支路电流输出端SINK_A，NMOS管M1的栅极为尾电流源的左支路选通控制端SEL_A，NMOS管M1的源极与NMOS管M2的源极和NMOS管M3的漏极相连，NMOS管M2的漏极为尾电流源的右支路电流输出端SINK_B，NMOS管M2的栅极为尾电流源的右支路选通控制端SEL_B，NMOS管M3的栅极为尾电流源的偏压控制端BIAS，NMOS管M3的源极接地。
所述的电流-电压转换单元包括差分放大器以及两个电阻R2和R3，差分放大器包括十个PMOS管P7～P16、十三个NMOS管N4～N16和两个电阻R4和R5；其中，PMOS管P7的源极与PMOS管P8的源极、PMOS管P9的源极、PMOS管P10的源极、PMOS管P11的源极以及PMOS管P12的源极共连并接电源电压，PMOS管P7的漏极与电阻R4的一端、NMOS管N7的漏极、NMOS管N8的栅极以及电阻R2的一端相连并产生一路偏置电压，电阻R4的另一端与电阻R5的一端和PMOS管P14的栅极相连并形成共模反馈，PMOS管P7的栅极与PMOS管P8的栅极、PMOS管P8的漏极以及NMOS管N15的漏极相连，NMOS管N15的栅极与电阻R3的一端和可编程电流输出单元的电流输出端IOUTB相连，NMOS管N15的源极与NMOS管N16的源极和NMOS管N10的漏极相连，NMOS管N16的栅极与电阻R2的另一端和可编程电流输出单元的电流输出端IOUT相连，NMOS管N16的漏极与PMOS管P9的漏极、PMOS管P9的栅极以及PMOS管P10的栅极相连，PMOS管P10的漏极与电阻R5的另一端、NMOS管N12的漏极、NMOS管N13的栅极以及电阻R3的另一端相连并产生另一路偏置电压，PMOS管P11的漏极与PMOS管P11的栅极、PMOS管P12的栅极以及NMOS管N14的漏极相连，PMOS管P12的漏极与PMOS管P13的源极和PMOS管P14的源极相连，PMOS管P13的栅极与可编程电流输出单元的偏置电压输出端Vref相连，PMOS管P13的漏极与PMOS管P15的源极和PMOS管P15的栅极相连，PMOS管P14的漏极与PMOS管P16的源极和PMOS管P16的栅极相连，NMOS管N4的漏极与可编程电流输出单元的偏置电流输出端IBAIS_OUT相连，NMOS管N4的栅极接收外部提供的使能信号，NMOS管N4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N9的漏极、NMOS管N10的栅极以及NMOS管N14的栅极相连，NMOS管N7的栅极与NMOS管N6的漏极相连，NMOS管N6的栅极接收外部提供的使能信号，NMOS管N9的栅极接收外部提供的使能信号，NMOS管N12的栅极与NMOS管N11的漏极相连，NMOS管N11的栅极接收外部提供的使能信号，NMOS管N5的源极与NMOS管N6的源极、NMOS管N7的源极、NMOS管N8的源极、NMOS管N8的漏极、NMOS管N9的源极、NMOS管N10的源极、NMOS管N11的源极、NMOS管N12的源极、NMOS管N13的源极、NMOS管N13的漏极、NMOS管N14的源极、PMOS管P15的漏极以及PMOS管P16的漏极共连并接地。
所述的二分频器包括两个D触发器D1和D2以及两个电阻R0和R1；其中，D触发器D1的正相时钟端Clk与电阻R0的一端、可编程电流输出单元的电流输出端IOUTB以及D触发器D2的反相时钟端相连，电阻R0的另一端接收相位精确调节器提供的一路偏置电压，D触发器D1的反相时钟端与电阻R1的一端、可编程电流输出单元的电流输出端IOUT以及D触发器D2的正相时钟端Clk相连，电阻R1的另一端接收相位精确调节器提供的另一路偏置电压，D触发器D1的D输入端与D触发器D2的输出端相连并输出一路正交信号X，D触发器D1的输入端与D触发器D2的Q输出端相连并输出一路正交信号XB且正交信号XB与正交信号X相位互补，D触发器D1的输出端与D触发器D2的输入端相连并输出一路正交信号Y，D触发器D1的Q输出端与D触发器D2的D输入端相连并输出一路正交信号YB且正交信号YB与正交信号Y相位互补，正交信号X与正交信号Y相位互差90°，正交信号XB与正交信号YB相位互差90°。
本发明发生器的结构由相位精确调节器和二分频器构成。相位精确调节器通过选通信号控制尾电流源的导通，产生可编程的电流，该电流通过运算放大器转变成偏置电压叠加在时钟信号上，从而来精确调节信号的相位变换；二分频器是由两个差分D触发器级联构成，且每一级的触发器是采用基于CMOS源级耦合逻辑结构的主从触发器结构，用于产生四路正交信号。相位精确调节器的信号输入为偏置电流源输入端和一组具有n位<n-1:0>电平信号的选通端，输出是两路偏置电压。
本发明发生器不但可以产生四路正交信号，关键是本发明通过控制尾电流源的导通产生可编程的电流，该电流转变成偏置电压叠加在时钟信号上来调节四路信号的相位差，使其相位精确互差90°，误差精度可达±0.1°，并且还能实现四路信号的调相范围达到±0.1°·(2n-1)。同时本发明的电路结构原理明了清晰，所采用各个单元都易于集成电路实现。
附图说明
图1为本发明正交信号发生器的结构示意图。
图2为本发明相位精确调节器的结构示意图。
图3为本发明相位精确调节器中可编程电流输出单元的结构示意图。
图4为本发明相位精确调节器中尾电流源的结构示意图。
图5为本发明相位精确调节器中所采用的双端输入双端输出的差分放大器的结构示意图。
图6为本发明基于CMOS工艺相位精确可调的四路正交信号发生器的仿真时序图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。
如图1所示，本发明正交信号发生器由相位精确调节器(dac)和二分频器构成。第一级D触发器的数据输入端(D、)分别和第二级触发器的数据输出端(Q、)相连，而第二级触发器的数据输入端(D、)又分别和第一级触发器的数据输出端(Q、)相连。每一级触发器的数据输出端的信号彼此相差180°，因而输出的四路信号分别为X、Y、XB、YB，且各端输出信号的相位依次相差0°、90°、180°和270°，从而实现具有正交相位的四路输出。每一级D触发器采用基于CMOS源级耦合逻辑结构的主从触发器结构。
本发明相位精确调节器是通过选通信号控制尾电流源的导通，产生可编程的电流，该电流通过电流转变成电压单元转变成偏置电压叠加在时钟信号上，从而精确调节四路输出信号的相位差。相位精确调节器的信号输入端是偏置电流输入端IBIAS和一组具有n位电平信号的选通端(SET_PHASE<n-1:0>)；相位精确调节器的两路信号输出端(即产生两路偏置电压OUT1及OUT2)分别通过电阻R0和R1叠加在两路相差180°的时钟信号(INP、INN)上，作为二分频器的差分时钟信号输入。
由于集成电路生产工艺技术的限制，产生的正交信号的相位往往存在偏差，不再是精确的互差90°。此时，通过对输入的n位电平信号的选通控制可编程电流单元，来产生可编程的电流，该电流通过电流转变成电压单元产生偏置电压，产生的偏置电压叠加在时钟信号上来精确调节和补偿四路输出信号的相位差。
如图2所示，本发明相位精确调节器由可编程电流输出单元(idac)和电流-电压转换单元构成。可编程电流输出单元通过输入的n位电平信号来选通尾电流源，输出可编程的电流。电流转换成电压单元主要是由双端输入双端输出的差分放大器(AP)和电阻(R2和R3)构成，其将可编程电流输出单元(idac)产生的两路电流输出转换为两路偏置电压(OUT1、OUT2)。
如图3所示，本发明可编程电流输出单元(idac)包括六个PMOS管P1～P6、三个NMOS管N1～N3和n个尾电流源模块；其中，PMOS管P1的源极与PMOS管P2的源极、PMOS管P3的源极、PMOS管P4的源极以及PMOS管P5的源极共连并接电源电压，PMOS管P1的漏极与PMOS管P1的栅极、PMOS管P2的栅极以及NMOS管N2的漏极相连，PMOS管P2的漏极与n个尾电流源模块的左支路电流输出端SINK_A共连并作为可编程电流输出单元的电流输出端IOUT，PMOS管P3的漏极作为可编程电流输出单元的偏置电流输出端IBAIS_OUT，PMOS管P4的漏极与n个尾电流源模块的右支路电流输出端SINK_B共连并作为可编程电流输出单元的电流输出端IOUTB，PMOS管P5的漏极与NMOS管N3的漏极和NMOS管N3的栅极相连并作为可编程电流输出单元的偏置电压输出端Vref，PMOS管P6的源极接收外部提供的偏置电流，PMOS管P6的栅极接收外部提供的使能信号，PMOS管P6的漏极与NMOS管N1的漏极、NMOS管N1的栅极、NMOS管N2的栅极以及n个尾电流源模块的偏压控制端BIAS相连，NMOS管N1的源极与NMOS管N2的源极和NMOS管N3的源极相连并接地；第i个尾电流源模块的左支路选通控制端SEL_A接收第i位电平信号，第i个尾电流源模块的右支路选通控制端SEL_B接收第i位电平信号的反相信号，第i个尾电流源模块由2i-1个尾电流源并联组成，i为自然数且1≤i≤n。
本发明可编程电流输出单元(idac)通过外部输入的n位电平信号来选通尾电流源(idac_unit)，第一位SET_PHASE<0>在其内部通过反相器产生两路选通信号Set_i<0>和Set_ib<0>来选通一个尾电流源(idac_unit<0>)的左右支路，第二位SET_PHASE<1>在其内部通过反相器产生两路选通信号Set_i<1>和Set_ib<1>来选通两个并联的尾电流源(idac_unit<1:0>)的左右支路，以此类推，第n位SET_PHASE<n-1>选通2n-1个并联的尾电流源(idac_unit<n-1:0>)的左右支路。尾电流源的左支路导通，右支路就关断；右支路导通，左支路就关断。设定镜像电流源P2管的电流为IP2，镜像电流源P4管的电流为IP4，IP2＝IP4，每个尾电流源左右支路导通的电流都为I，当输入的n位电平信号最高位为1，其余位都为0(或者最高位为0，其余位都为1)时，这时流过IOUT与IOUTB支路的电流差最小为一个尾电流源的电流值I，IOUT与IOUTB分别经过电流转换成电压单元转换成电压，这时这两路的电压差也最小，该最小的电压差来调节和补偿四路输出信号的相位决定了电路的调节精度。当输入的n位电平信号全为1(或者全为0)时，这时流过IOUT与IOUTB支路的电流差最大，为(2n-1)*I，IOUT与IOUTB分别经过电流转换成电压单元转换成电压，这时这两路的电压差最大，该最大的电压差来调节和补偿四路输出信号的相位决定了电路的最终调节范围。当IOUT的值增大时，IOUTB值就减少，但是两者的和始终是定值(IP2+Ip4)-(2n-1)*I。当n选定时，尾电流源左右支路导通电流精度越高(即I越小)，输出可编程的电流步进就越小，产生的偏置电压步进就越小，调节的相位差步进就越小，即精度也就越高。当尾电流源左右支路导通电流I为定值时，电平信号的选通位数n越大，输出可编程的电流范围就越大，产生的偏置电压范围就越大，调节的相位差范围就越大。
如图4所示，尾电流源由三个NMOS管M1～M3组成；其中，NMOS管M1的漏极为尾电流源的左支路电流输出端SINK_A，NMOS管M1的栅极为尾电流源的左支路选通控制端SEL_A，NMOS管M1的源极与NMOS管M2的源极和NMOS管M3的漏极相连，NMOS管M2的漏极为尾电流源的右支路电流输出端SINK_B，NMOS管M2的栅极为尾电流源的右支路选通控制端SEL_B，NMOS管M3的栅极为尾电流源的偏压控制端BIAS，NMOS管M3的源极接地。
如图5所示，本发明电流-电压转换单元包括差分放大器以及两个电阻R2和R3，差分放大器包括十个PMOS管P7～P16、十三个NMOS管N4～N16和两个电阻R4和R5；其中，PMOS管P7的源极与PMOS管P8的源极、PMOS管P9的源极、PMOS管P10的源极、PMOS管P11的源极以及PMOS管P12的源极共连并接电源电压，PMOS管P7的漏极与电阻R4的一端、NMOS管N7的漏极、NMOS管N8的栅极以及电阻R2的一端相连并产生一路偏置电压，电阻R4的另一端与电阻R5的一端和PMOS管P14的栅极相连并形成共模反馈，PMOS管P7的栅极与PMOS管P8的栅极、PMOS管P8的漏极以及NMOS管N15的漏极相连，NMOS管N15的栅极与电阻R3的一端和可编程电流输出单元的电流输出端IOUTB相连，NMOS管N15的源极与NMOS管N16的源极和NMOS管N10的漏极相连，NMOS管N16的栅极与电阻R2的另一端和可编程电流输出单元的电流输出端IOUT相连，NMOS管N16的漏极与PMOS管P9的漏极、PMOS管P9的栅极以及PMOS管P10的栅极相连，PMOS管P10的漏极与电阻R5的另一端、NMOS管N12的漏极、NMOS管N13的栅极以及电阻R3的另一端相连并产生另一路偏置电压，PMOS管P11的漏极与PMOS管P11的栅极、PMOS管P12的栅极以及NMOS管N14的漏极相连，PMOS管P12的漏极与PMOS管P13的源极和PMOS管P14的源极相连，PMOS管P13的栅极与可编程电流输出单元的偏置电压输出端Vref相连，PMOS管P13的漏极与PMOS管P15的源极和PMOS管P15的栅极相连，PMOS管P14的漏极与PMOS管P16的源极和PMOS管P16的栅极相连，NMOS管N4的漏极与可编程电流输出单元的偏置电流输出端IBAIS_OUT相连，NMOS管N4的栅极接收外部提供的使能信号，NMOS管N4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N9的漏极、NMOS管N10的栅极以及NMOS管N14的栅极相连，NMOS管N7的栅极与NMOS管N6的漏极相连，NMOS管N6的栅极接收外部提供的使能信号，NMOS管N9的栅极接收外部提供的使能信号，NMOS管N12的栅极与NMOS管N11的漏极相连，NMOS管N11的栅极接收外部提供的使能信号，NMOS管N5的源极与NMOS管N6的源极、NMOS管N7的源极、NMOS管N8的源极、NMOS管N8的漏极、NMOS管N9的源极、NMOS管N10的源极、NMOS管N11的源极、NMOS管N12的源极、NMOS管N13的源极、NMOS管N13的漏极、NMOS管N14的源极、PMOS管P15的漏极以及PMOS管P16的漏极共连并接地。
图6为本发明四路正交信号发生器的仿真时序图，从图中可以看出本实施方式发生器所产生的四路正交信号X、Y、XB、YB的相位依次相差90°。
上述的对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。
Claims (4)
1.一种相位精确可调的四路正交信号发生器，其特征在于，包括：
相位精确调节器，其根据外部输入的n位电平信号通过选通内部尾电流源的方式产生两路偏置电压，n为大于1的自然数；
二分频器，其将两路偏置电压通过电阻分别叠加在两路相位互差180°的时钟信号上且作为差分时钟信号输入，进而通过分频生成四路相位依次相差90°的正交信号；
所述的相位精确调节器包括：
可编程电流输出单元，其通过输入的n位电平信号来选通尾电流源，从而输出可编程的电流；
电流-电压转换单元，其将可编程的电流转换成两路偏置电压；
所述的可编程电流输出单元包括六个PMOS管P1～P6、三个NMOS管N1～N3和n个尾电流源模块；其中，PMOS管P1的源极与PMOS管P2的源极、PMOS管P3的源极、PMOS管P4的源极以及PMOS管P5的源极共连并接电源电压，PMOS管P1的漏极与PMOS管P1的栅极、PMOS管P2的栅极以及NMOS管N2的漏极相连，PMOS管P2的漏极与n个尾电流源模块的左支路电流输出端SINK_A共连并作为可编程电流输出单元的电流输出端IOUT，PMOS管P3的漏极作为可编程电流输出单元的偏置电流输出端IBAIS_OUT，PMOS管P4的漏极与n个尾电流源模块的右支路电流输出端SINK_B共连并作为可编程电流输出单元的电流输出端IOUTB，PMOS管P5的漏极与NMOS管N3的漏极和NMOS管N3的栅极相连并作为可编程电流输出单元的偏置电压输出端Vref，PMOS管P6的源极接收外部提供的偏置电流，PMOS管P6的栅极接收外部提供的使能信号，PMOS管P6的漏极与NMOS管N1的漏极、NMOS管N1的栅极、NMOS管N2的栅极以及n个尾电流源模块的偏压控制端BIAS相连，NMOS管N1的源极与NMOS管N2的源极和NMOS管N3的源极相连并接地；第i个尾电流源模块的左支路选通控制端SEL_A接收第i位电平信号，第i个尾电流源模块的右支路选通控制端SEL_B接收第i位电平信号的反相信号，第i个尾电流源模块由2i-1个尾电流源并联组成，i为自然数且1≤i≤n。
2.根据权利要求1所述的四路正交信号发生器，其特征在于：所述的尾电流源由三个NMOS管M1～M3组成；其中，NMOS管M1的漏极为尾电流源的左支路电流输出端SINK_A，NMOS管M1的栅极为尾电流源的左支路选通控制端SEL_A，NMOS管M1的源极与NMOS管M2的源极和NMOS管M3的漏极相连，NMOS管M2的漏极为尾电流源的右支路电流输出端SINK_B，NMOS管M2的栅极为尾电流源的右支路选通控制端SEL_B，NMOS管M3的栅极为尾电流源的偏压控制端BIAS，NMOS管M3的源极接地。
3.根据权利要求1所述的四路正交信号发生器，其特征在于：所述的电流-电压转换单元包括差分放大器以及两个电阻R2和R3，差分放大器包括十个PMOS管P7～P16、十三个NMOS管N4～N16和两个电阻R4和R5；其中，PMOS管P7的源极与PMOS管P8的源极、PMOS管P9的源极、PMOS管P10的源极、PMOS管P11的源极以及PMOS管P12的源极共连并接电源电压，PMOS管P7的漏极与电阻R4的一端、NMOS管N7的漏极、NMOS管N8的栅极以及电阻R2的一端相连并产生一路偏置电压，电阻R4的另一端与电阻R5的一端和PMOS管P14的栅极相连并形成共模反馈，PMOS管P7的栅极与PMOS管P8的栅极、PMOS管P8的漏极以及NMOS管N15的漏极相连，NMOS管N15的栅极与电阻R3的一端和可编程电流输出单元的电流输出端IOUTB相连，NMOS管N15的源极与NMOS管N16的源极和NMOS管N10的漏极相连，NMOS管N16的栅极与电阻R2的另一端和可编程电流输出单元的电流输出端IOUT相连，NMOS管N16的漏极与PMOS管P9的漏极、PMOS管P9的栅极以及PMOS管P10的栅极相连，PMOS管P10的漏极与电阻R5的另一端、NMOS管N12的漏极、NMOS管N13的栅极以及电阻R3的另一端相连并产生另一路偏置电压，PMOS管P11的漏极与PMOS管P11的栅极、PMOS管P12的栅极以及NMOS管N14的漏极相连，PMOS管P12的漏极与PMOS管P13的源极和PMOS管P14的源极相连，PMOS管P13的栅极与可编程电流输出单元的偏置电压输出端Vref相连，PMOS管P13的漏极与PMOS管P15的源极和PMOS管P15的栅极相连，PMOS管P14的漏极与PMOS管P16的源极和PMOS管P16的栅极相连，NMOS管N4的漏极与可编程电流输出单元的偏置电流输出端IBAIS_OUT相连，NMOS管N4的栅极接收外部提供的使能信号，NMOS管N4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N9的漏极、NMOS管N10的栅极以及NMOS管N14的栅极相连，NMOS管N7的栅极与NMOS管N6的漏极相连，NMOS管N6的栅极接收外部提供的使能信号，NMOS管N9的栅极接收外部提供的使能信号，NMOS管N12的栅极与NMOS管N11的漏极相连，NMOS管N11的栅极接收外部提供的使能信号，NMOS管N5的源极与NMOS管N6的源极、NMOS管N7的源极、NMOS管N8的源极、NMOS管N8的漏极、NMOS管N9的源极、NMOS管N10的源极、NMOS管N11的源极、NMOS管N12的源极、NMOS管N13的源极、NMOS管N13的漏极、NMOS管N14的源极、PMOS管P15的漏极以及PMOS管P16的漏极共连并接地。
4.根据权利要求1所述的四路正交信号发生器，其特征在于：所述的二分频器包括两个D触发器D1和D2以及两个电阻R0和R1；其中，D触发器D1的正相时钟端Clk与电阻R0的一端、可编程电流输出单元的电流输出端IOUTB以及D触发器D2的反相时钟端相连，电阻R0的另一端接收相位精确调节器提供的一路偏置电压，D触发器D1的反相时钟端与电阻R1的一端、可编程电流输出单元的电流输出端IOUT以及D触发器D2的正相时钟端Clk相连，电阻R1的另一端接收相位精确调节器提供的另一路偏置电压，D触发器D1的D输入端与D触发器D2的输出端相连并输出一路正交信号X，D触发器D1的输入端与D触发器D2的Q输出端相连并输出一路正交信号XB且正交信号XB与正交信号X相位互补，D触发器D1的输出端与D触发器D2的输入端相连并输出一路正交信号Y，D触发器D1的Q输出端与D触发器D2的D输入端相连并输出一路正交信号YB且正交信号YB与正交信号Y相位互补，正交信号X与正交信号Y相位互差90°，正交信号XB与正交信号YB相位互差90°。
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