CN111064470B - 一种应用于dds的数据合成电路 - Google Patents

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Abstract

本发明公开一种应用于DDS的数据合成电路，包括PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接反相器INV和缓冲器BUFF，栅端输入DDS时钟fclk；NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频fclk/4。

Description

一种应用于DDS的数据合成电路
技术领域
本发明涉及集成电路技术领域，特别涉及用于DDS的数据合成。
背景技术
DDS(Direct Digital Synthesizer，直接数字频率合成器)是一种数字化的频率、相位波形合成技术的器件，它通过内部的数字内核产生正弦的数字信号，并经过内嵌DAC转换为模拟信号输出。该器件具有调节精度高、精密跳频及稳定性好等优点，在通讯、雷达及测控领域广泛应用。
目前高速DDS的数字内核均采用CODIC或改进型CODIC算法实现，数字内核输出也多为单通路或双路交织架构，基于该架构算法的数字内核速率受限于架构和工艺而不能太高，从而严重影响了DDS整体电路的设计速率。
发明内容
本发明的目的在于提供一种应用于DDS的数据合成电路，以解决目前数字内核速率无法提高，制约DDS发展的问题。
为解决上述技术问题，本发明提供一种应用于DDS的数据合成电路，包括：
PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，
所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟fclk；
所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；
所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频fclk/4。
可选的，所述四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，数据率为fclk/4。
可选的，所述NMOS管NM5栅端输入DDS时钟四分频fclk/4的相位为0，所述NMOS管NM6栅端输入DDS时钟四分频fclk/4的相位为π/2，所述NMOS管NM7栅端输入DDS时钟四分频fclk/4的相位为π，所述NMOS管NM8栅端输入DDS时钟四分频fclk/4的相位为3π/2。
可选的，0相位时钟上升沿与所述PMOS管PM1栅端输入DDS时钟fclk的上升沿相位一致。
可选的，所述反相器INV输出Adata(p)信号，所述缓冲器BUFF输出Adata(n)信号；
所述Adata(p)信号和所述Adata(n)信号均为差分信号，输送至后级DAC进行开关编码。
在本发明中提供了一种应用于DDS的数据合成电路，包括PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟fclk；所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频fclk/4。本发明提供的数据合成电路对数字内核四路交织信号进行交替采样，在模拟域中实现内核数据的高速合成，降低了DDS数字内核工作速率，将低速信号合成为高速信号，有效地提高了整体电路的工作频率。
附图说明
图1是DDS电路原理图；
图2是数字内核四路交织信号时序图；
图3是数据合成电路示意图；
图4是数据合成电路工作时钟及信号时序图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种应用于DDS的数据合成电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1是本发明的数据合成电路所应用的DDS电路原理图，该电路为典型的直接数字频率合成器，包括相位累加器、相幅转换器、MUX、模拟接收级、数据合成电路和DAC。Config提供频率、相位等器件配置信息给所述相位累加器，经相位累加后产生相位信号Phase(1)～Phase(m)并传递给所述相幅转换器进行相位到幅度的转换，所述相幅转换器转换为幅度信号Amp(1)～Amp(m)至MUX，所述MUX产生最终并行方式的正弦数字信号data(1)～data(4)经所述模拟接收级和所述数据合成电路处理后转为差分信号提供给DAC转换为模拟输出Analog_out。其中fclk/m为DDS系统时钟的m分频，m值根据架构需求决定，通常为16、24或32。数字内核数据经模拟接收后的Adata(1)～Adata(4)为四路交织的DDS信号，其相位关系如图2所示，四路数据相位相同，数据率为fclk/4。
图3是本发明提供的数据合成电路，包括PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟fclk；所述反相器INV输出Adata(p)信号，所述缓冲器BUFF输出Adata(n)信号；所述Adata(p)信号和所述Adata(n)信号均为差分信号，输送至后级DAC进行开关编码。所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频fclk/4，其相位分别为0、π/2、π和3π/2，0相位时钟上升沿与所述PMOS管PM1栅端输入DDS时钟fclk的上升沿相位一致。
因为通过时钟采样后可产生相同数据率的数据，所述四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，数据率为fclk/4。所述四路交织信号Adata(1)的信号顺序为1、5、9…，所述四路交织信号Adata(2)的信号顺序为2、6、10…，所述四路交织信号Adata(3)的信号顺序为3、7、11…，所述四路交织信号Adata(4)的信号顺序为4、8、12…。
所述数据合成电路的电路工作时序见图4，所述NMOS管NM5～NM8栅端的输入时钟fclk/4速率为DDS系统时钟fclk的1/4，与四路交织信号Adata(1)～Adata(4)的数据率相同，其占空比为12.5％(即1/8)，所述四路交织信号Adata(1)～Adata(4)、DDS时钟四分频fclk/4(0)(即相位为0的DDS时钟四分频)和DDS时钟fclk这几路信号的上升沿相位相同，当DDS时钟fclk和DDS时钟四分频fclk/4(0)、DDS时钟四分频fclk/4(π/2)、DDS时钟四分频fclk/4(π)、DDS时钟四分频fclk/4(3π/2)同为高电平时，电路将依次对四路交织信号Adata(1)～Adata(4)进行采样，并最终由缓冲器BUFF和反相器INV输出为fclk数据率的差分信号Adata(p)和Adata(n)，该信号为DDS的正弦信号，其数据顺序依次为d1,d2,d3…，并提供给后级进行缓存。
特别指出的是，该输出信号Analog_out为归1数据信号，在DDS时钟fclk的后半个周期为恒为高电平，在后级应用中，本领域技术人员能够根据需要选择是否再用一级寄存器还原为常规信号使用。
所述数据合成电路可在模拟域中实现内核数据的信号合成，降低了DDS数字内核实现难度，将数字内核的低速信号合成为高速信号，有效地提高了整体器件的工作频率，可应用于高速DDS及其他数字信号合成领域中。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (3)

1.一种应用于DDS的数据合成电路，其特征在于，包括：
PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，
所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟fclk；
所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；
所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频fclk/4；
所述四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，数据率为fclk/4；所述NMOS管NM5栅端输入DDS时钟四分频fclk/4的相位为0，所述NMOS管NM6栅端输入DDS时钟四分频fclk/4的相位为π/2，所述NMOS管NM7栅端输入DDS时钟四分频fclk/4的相位为π，所述NMOS管NM8栅端输入DDS时钟四分频fclk/4的相位为3π/2。
2.如权利要求1所述的应用于DDS的数据合成电路，其特征在于，0相位时钟上升沿与所述PMOS管PM1栅端输入DDS时钟fclk的上升沿相位一致。
3.如权利要求1所述的应用于DDS的数据合成电路，其特征在于，所述反相器INV输出Adata(p)信号，所述缓冲器BUFF输出Adata(n)信号；
所述Adata(p)信号和所述Adata(n)信号均为差分信号，输送至后级DAC进行开关编码。
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