CN108604895B - 相位内插器和实施相位内插器的方法 - Google Patents

相位内插器和实施相位内插器的方法 Download PDF

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Abstract

本申请描述了用来产生时钟信号的、在集成电路中实施的相位内插器。所述相位内插器包括：被耦接成接收多个时钟信号的多个输入(121)；多个晶体管对(330、332、340、342)，每个晶体管对具有被耦接到第一输出节点(310)的第一晶体管和被耦接到第二输出节点(314)的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，并且与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；被耦接到所述第一输出节点的第一有源电感器负载(308)；以及被耦接到所述第二输出节点的第二有源电感器负载(312)。

Description

相位内插器和实施相位内插器的方法
技术领域
本申请总的涉及集成电路器件，具体地，涉及相位内插器和实施相位内插器的方法。
背景技术
数据的传输是集成电路实现的重要的功能。相位内插器(phase interpolator)，有时称为混频器(mixer)，是时钟和数据恢复(CDR)电路的关键部件。CDR电路实施可以调节数据采样时钟的控制环，以采样在数据眼的中心处的数据。相位内插器的线性度(linearity)是确定CDR系统性能的关键指标。模拟电流模式逻辑(CML)相位内插器接收差分CML正交时钟，并且以受控的比值将它们混合在一起，以生成具有相对于差分CML正交时钟的受控相位偏移的输出时钟。输出时钟的相位可以覆盖全部360度旋转。
相位内插器可被实施成覆盖宽的输入频率范围，例如2GHz和18GHz之间。相位内插器可以使用通常与工作频率相关的、不同的可编程功率设置，其中较高工作频率通常需要较高功率来实现必要带宽(即CML级输出处的增益)。CML相位内插器的传统负载是无源电阻器。然而，在相位内插器中使用无源电阻器负载具有许多缺点。
因此，实施具有更大的带宽和更低的功率的相位内插器的电路和方法是有利的。
发明内容
描述了用于导出时钟信号的、在集成电路中实施的相位内插器。所述相位内插器包括：被耦接成接收多个时钟信号的多个输入；多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，并且与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；被耦接到所述第一输出节点的第一有源电感器负载；以及被耦接到所述第二输出节点的第二有源电感器负载。
还描述了一种在集成电路中实施相位内插器以导出时钟信号的方法。所述方法包括：实施多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管；在参考电压与所述第一输出节点之间配置第一有源电感器负载；在参考电压与所述第二输出节点之间配置第二有源电感器负载；对于每个晶体管对，将多个时钟信号中的第一时钟信号耦接到所述第一晶体管的栅极，并且所述第一时钟信号与所述晶体管对相关联；对于每个晶体管对，将所述第一时钟信号的反相信号耦接到所述第二晶体管的栅极；以及根据所述多个时钟信号生成输出时钟信号。
通过考虑下面的详细说明和权利要求，将明白其它特性。
附图说明
图1是包括实施相位内插器的接收器电路的集成电路100的框图；
图2是包括图1的集成电路中实施的相位内插器的电路的框图；
图3是具有有源负载的相位内插器的框图；
图4是用于图3的电路的频率响应曲线，其示出了作为频率的函数的增益；
图5是具有有源负载、电流阱缩放和gm对分段的相位内插器的框图；
图6是具有带电容和电阻控制的有源负载的相位内插器的框图；
图7是具有一种有源负载的相位内插器的框图，该有源负载具有电容和电阻控制和与电流阱缩放一起使用的有源电感器大小缩放；
图8是实施相位内插器的框图，该相位内插器具有扫描、交叉和数据片以实施带有有源负载的相位内插器；
图9是示出实施相位内插器的方法的流程图；以及
图10是示出实施相位内插器的附加要素的方法的流程图。
具体实施方式
虽然本说明书包括限定被认为是新颖的本申请的一个或多个实施方案的特征的权利要求，但是相信通过结合附图考虑说明书将更好地理解电路和方法。虽然公开了各种电路和方法，但是应当看到，所述电路和方法仅仅是对创新的安排的示例，其可以以各种形式实施。因此，本说明书中公开的具体结构和功能细节不应被解释为限制，而仅仅作为权利要求的基础，并且作为教导本领域技术人员以任何适当详细的结构不同地使用本申请的安排的代表性基础。此外，这里使用的术语和词组不旨在是限制性的，而是提供对电路和方法的可理解的描述。
下面阐述的电路和方法实施了用于模拟CML相位内插单元的有源电感器负载，并且与具有由电阻器提供的线性负载的传统模拟CML相位内插器相比，它可以对类似的线性度性能产生显著更低的功耗。所述电路和方法还可以提供更高的带宽和更低的抖动。与具有由电阻器提供的线性负载的传统模拟CML相位内插器相比，所述电路和方法还在用于宽带运行的、一定范围的可编程功耗设置/工作频率内提供相当的线性度性能。由gm对分段(gm-pair segmentation)和零点位置(zero location)控制提供改善的线性度，并且相对于没有这些特征的有源电感器负载解决方案而言，改进了线性度。由gm对分段和零点位置控制达到的总的线性度本身与电阻性负载解决方案的线性度相当。
与用于使用电阻性负载的传统装置的恒定电压(即摆动)偏置不同，所述电路和方法为相位内插器中的电流提供恒定的电流偏置。由于单元的增益是基于p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)跨导(gm)的比率，因此在工艺、电压和温度变化中合理地保持各种实施方案的有源电感器的摆幅(swing size)。
所述电路和方法还使用gm对分段，用来在具有有源电感器负载的相位内插单元中的一定范围的工作电流上产生恒定的gm。gm对分段在实现线性度方面是重要的。
在有源电感器晶体管器件的栅极与电源电压之间的可编程电容器被使用于控制所产生的有效电感的大小。这个电容器的大小，以及由此有源电感器的有效电感，可以被数字地控制。
首先转到图1，图中示出了集成电路100的框图，该集成电路100包括实施如图2-图10中所述的相位内插器的接收器电路。具体地，输入/输出端口102被耦接到控制电路104，所述控制电路104控制具有配置存储器108的可编程资源106。配置数据可以由配置控制器110提供给配置存储器108。配置数据使得可配置逻辑元件109能够运行。存储器可被耦接到控制电路104和可编程资源106。接收器电路114可被耦接到控制电路104、可编程资源106和存储器112，并且可以通过I/O端口116在集成电路处接收信号。其他的I/O端口也可以被耦接到集成电路器件的电路，诸如，如图所示被耦接到控制电路104的I/O端口118。时钟网络120被耦接到图1的电路的各种元件，并在输入121处向接收器114提供时钟信号。下面更详细地描述的实施相位内插器的电路和方法可以由图1的电路的各种元件实施，具体地由用于并行传输数据的接收器电路114实施。
现在转到图2，图中示出了具有如图1的集成电路中实施的相位内插器202的电路的框图。相位内插器202被耦接到放大器204和CML到CMOS转换器206，该放大器204可以是被实施为CML级的限幅放大器。放大器204被耦接成接收在输出208和210处产生的相位内插器的输出，并且包括第一级，该第一级具有在节点216处与第二晶体管214并联耦接的第一晶体管212。晶体管218被耦接到节点216并在节点216与地(GND)电位之间提供电流路径。晶体管218的栅极接收控制该晶体管中的电流的偏置电压(Vbias0)。第一级还包括电阻器224和第二电阻器226，电阻器224被耦接在节点220与节点228之间，并且节点228被耦接到参考电压Vcc；第二电阻器226被耦接在节点222与节点228之间。放大器204还包括第二级，其具有在节点236处与第二晶体管234并联耦接的第一晶体管232。晶体管238被耦接到节点236并在节点236与地(GND)电位之间提供电流路径。晶体管238的栅极接收控制该晶体管中的电流的偏置电压(Vbias1)。第二级还包括电阻器244和第二电阻器246，电阻器244被耦接在节点240与节点248之间，并且节点248被耦接到参考电压Vcc；第二电阻器246被耦接在节点242与节点248之间。输出220和222分别被耦接到晶体管232和234的栅极。输出节点240和242分别在电阻器244和246的第一端处被耦接到晶体管232和234的漏极。电阻器244和246的第二端被耦接到处于参考电压Vcc的节点248。
CML到CMOS转换器206包括第一反相器250，反相器250的输入在输出242处被耦接到电容器254，其中反相器250的输出被耦接到反相器252。电阻器256被耦接在反相器250的输入和输出之间。第一输出在输出258处生成。第二反相器260的输入在输出240处被耦接到电容器264，其中反相器260的输出被耦接到反相器262。电阻器266被耦接在反相器260的输入和输出之间。第二输出在输出268处生成。虽然示出了放大器204和CML到CMOS转换器206的示例，但应当理解，对于放大器和CML到CMOS转换器，也可以以其他的电路实施。
现在转到图3，图中示出了具有有源电感器负载的相位内插器202的框图。相位内插器202包括被耦接到混频器块304的多个跨导对的输出节点的负载302，其中所述多个跨导对中的每一个都由电流阱块306的电流阱(current sink)控制。更具体地，第一有源负载308被耦接到第一输出节点310，用于生成一对差分输出时钟信号中的第一时钟信号(ck_mix_neg)，而第二有源负载312被耦接到第二输出节点314，用于生成该对差分输出时钟信号的第二时钟信号(ck_mix_pos)。
第一有源负载包括P沟道晶体管316，其具有被耦接在晶体管316的栅极与电流节点(在此被示为P沟道晶体管316的漏极)之间的电阻器318。晶体管316的源极被耦接到节点320，其是参考电压(Vcc)节点。第二有源负载包括P沟道晶体管322，其具有被耦接在晶体管322的栅极与电流节点(在此被示为晶体管322的漏极)之间的电阻器324。晶体管322的源极被耦接到节点320。尽管在有源负载308和312中示出了P沟道晶体管，但是应当理解，也可以使用N沟道晶体管，下面将更详细地描述。当实施N沟道晶体管时，电阻器318将被耦接在晶体管316的栅极和源极之间，并且电阻器324将被耦接在晶体管322的栅极和源极之间。当使用N沟道晶体管来实施有源负载时，gm对和电流阱晶体管也必须从NMOS晶体管换成PMOS晶体管。
第一和第二时钟信号以被耦接到所述多个跨导对的晶体管的栅极的时钟信号的相位为基础。更具体地，第一跨导对包括晶体管330和332，每个晶体管具有被耦接到节点334的源极，该节点334被耦接到作为电流阱运行的晶体管336。晶体管330的漏极被耦接到节点310，并且被配置为在晶体管330的栅极处接收Clk0信号。晶体管332的漏极被耦接到节点314，并且被配置为在晶体管332的栅极处接收Clk180时钟。
第二跨导对包括晶体管340和342，每个晶体管具有被耦接到节点344的源极，该节点344被耦接到作为电流阱运行的晶体管346。晶体管340的漏极被耦接到节点310，并且被配置为在晶体管340的栅极处接收Clk90信号。晶体管342的漏极被耦接到节点314，并且被配置为在晶体管342的栅极处接收Clk270时钟。
第三跨导对包括晶体管350和352，每个晶体管具有被耦接到节点354的源极，该节点354被耦接到作为电流阱运行的晶体管356。晶体管350的漏极被耦接到节点310，并且被配置为在晶体管350的栅极处接收Clk180信号。晶体管352的漏极被耦接到节点314，并且被配置为在晶体管352的栅极处接收Clk0时钟。
第四跨导对包括晶体管360和362，每个晶体管具有被耦接到节点364的源极，该节点364被耦接到作为电流阱运行的晶体管366。晶体管360的漏极被耦接到节点310，并且被配置为在晶体管360的栅极处接收Clk270信号。晶体管362的漏极被耦接到节点314，并且被配置为在晶体管362的栅极处接收Clk90时钟。偏置电压vbias0、vbias1、vbias2和vbias3被控制以提供时钟信号Clk0、Clk90、Clk180和Clk270的期望的贡献，其是参考时钟信号的不同相位，以生成差分输出信号ck_mix_neg和ck_mix_pos的期望的相位。
如在图3的电路中实施的有源电感器负载可用于扩展相位内插器单元的带宽(与具有电阻性负载的传统相位内插器单元相比)，或使用较低的尾电流来达到与具有电阻性负载的传统的相位内插器单元相同的带宽，但只用较低的功率。有源电感器通过将频率峰值引入到该单元的传递函数来实现这一点。通过在有源电感器PMOS器件的栅极和漏极之间增加电阻以及在有源电感器PMOS器件的栅极和源极之间增加寄生电容来产生零点。这个电容值可以通过在有源电感器PMOS器件的栅极和源极之间添加电容器件而被增强，如将参考图6更详细地描述的。与具有电阻性负载的传统相位内插器单元相比，由于能够设计有源电感器以在低于该相位内插器的工作频率的频率处具有较低的增益，而达到噪声和抖动减小，从而在达到更大的带宽的同时抑制了低频噪声分量以减少抖动放大。
现在转到图4，频率响应曲线示出了由相位内插器控制的，作为图3的电路频率的函数的CML级的增益。通常，当用相同电流偏置并驱动相同电容性负载时，与具有无源电阻器件的相位内插器(以虚线示出)相比，使用具有有源电感器的相位内插器(以实线示出)导致更大的带宽(即，如图4中的更大增益所显示的)。随着尾电流减小，gm对大小也可以减小，以便为给定的放大器设计保持大致相同的偏置位置(并因此保持线性度)。因此，gm对构成电容性负载的重要部分，并且有可能实现甚至更多的功耗节省。应当指出，并非所有的带宽增益都用来节省功耗，而是带宽增益的一部分可以保留用来略微增加信号摆幅(swingsize)(与电阻负载解决方案相比)，其中在相位内插器输出和限幅放大器输出处，摆幅被增大(特别是在较高的频率下)。在CML到CMOS转换器处增大的摆幅减少了会降低线性度的AM到PM转换的影响。
如果混频器输出处的信号幅度随PI码(即用于设置所需的混频/输出相位水平(level of mixing/output phase)的代码)而变化，并且信号链中的后续处理块对于不同的输入幅度表现出不同的信号传播延迟，则可能发生AM到PM转换，在这种情况下涉及到相位内插操作。在图3的电路中，表现出这种灵敏度的主要模块是CML到CMOS转换器。变化的传播延迟实际上是不希望的额外相移，破坏了混频运算的线性。这种不希望的误差通常对于较小的信号幅度更糟糕，并且在信号达到某个幅度水平之后几乎可以忽略不计，这取决于所讨论的块的特性。因此，使用有源电感器稍微增加信号的带宽(即信号幅度)导致在信号链中的后续块中较少的AM到PM转换效应。这种有源电感器解决方案具有更大的带宽，允许稍大的信号幅度，因此可以减少AM到PM的转换。
现在转到图5，图中示出了具有有源负载、电流阱缩放和gm对分段的相位内插器的框图。如图5所示，对于跨导对的每个晶体管，都有一个晶体管并联耦接，其中该附加晶体管通过电流阱块306中的对应电流阱晶体管可用于在跨导对中提供额外电流。更具体地，晶体管502被耦接在节点310和节点503之间，并且晶体管504被耦接在节点314和节点503之间。晶体管502和504在它们各自的栅极处接收Clk0和Clk180。电流阱晶体管506被耦接在节点503和地之间。电流阱晶体管506的栅极被耦接到开关508，这使得能够将vbias0施加到晶体管506的栅极。开关508可以选择地为晶体管502和504提供电流路径。
晶体管512被耦接在节点310和节点513之间，并且晶体管514被耦接在节点314和节点513之间。晶体管512和514在它们各自的栅极处接收Clk90和Clk270。电流阱晶体管516被耦接在节点513和地之间。电流阱晶体管516的栅极被耦接到开关518，这使得能够将vbias1施加到晶体管516的栅极，并因此为晶体管512和514提供电流路径。
晶体管522被耦接在节点310和节点523之间，并且晶体管524被耦接在节点314和节点523之间。晶体管522和524在它们各自的栅极处接收Clk180和Clk0。电流阱晶体管526被耦接在节点523和地之间。电流阱晶体管526的栅极被耦接到开关528，这使得能够将vbias2施加到晶体管526的栅极，并因此为晶体管522和524提供电流路径。
最后，晶体管532被耦接在节点310和节点533之间，并且晶体管534被耦接在节点314和节点533之间。晶体管532和534在它们各自的栅极处接收Clk270和Clk90。电流阱晶体管536被耦接在节点533和地之间。电流阱晶体管536的栅极被耦接到开关538，这使得能够将vbias3施加到晶体管536的栅极，并因此为晶体管532和534提供电流路径。
使用如图5所示的gm对分段的好处是改善了线性度，特别是在需要相位内插器在宽范围的时钟频率上运行，每个时钟频率具有不同的功耗设置的情况下。在gm对器件上保持恒定的过驱动电压可以改善线性度。gm对的VOD(过驱动电压＝Vgs-Vt)越高，放大器线性度越好。gm对需要传导的电流量调制了源电压(Vs)(假设在栅极处的输入信号(Vg)为固定共模，并且因此VOD也直接地固定共模)，并且因此影响了该级的线性度。尾电流可随着频率进行编程(以降低较低线路速率下的功耗)，而考虑到在最高工作频率下提供最佳线性度，gm对通常被设计为具有最高电流。因此，当工作频率下降时，电流减小并且因此VOD减小，线性度降低。图5的gm对的分段方法通过减小用于给定尾电流的gm对器件的大小来抵消这种效应，并因此保持恒定的VOD，从而改善线性度。通过提供为一个分段馈电的单独尾电流分支，gm对的对应部分可以自动断电，从而减小整个gm对的有效宽度，因此以减小的尾电流保持恒定的VOD。
当电流阱分段断电时(通过将其栅极连接到低电压)，对应的gm对分段也断电，因为它不再接收电流；有源gm对中的电流增加，并且因此过驱动电压(即，期望的工作点)得以维持。该技术改善了在更低的功率设置下，相位内插的线性度。
电容器的数字控制允许有源电感器传递函数的峰值频率调节到接近于工作频率，如将参考图6所描述的，也改善了在较低工作频率时的线性度。
现在转到图6，图中示出了具有带电容和电阻控制的有源负载的相位内插器的框图。图6的电路使用数字控制的电容器大小来控制带有有源电感器负载的CML相位内插器的零点位置(峰值频率)。除了图5的元件之外，负载600还包括具有可编程电容器的有源负载。具体地，在晶体管316的栅极和节点310之间的电阻元件包括第一电阻器602和第二电阻器604，其中开关606能够通过旁路电阻器602而选择在晶体管316的栅极和节点310之间的电阻。除了晶体管316的栅极和源极之间的任何寄生电容之外，可以通过选择性地关断一个或多个电容器而提供额外的电容，其中每个电容器的一个端被耦接到晶体管316的栅极而另一个端在节点320处被耦接到晶体管316的源极。第一电容器608可以通过开关610被耦接在节点320和晶体管316的栅极之间。第二电容器612可以通过开关614被耦接在节点320和晶体管316的栅极之间。第三电容器616可以通过开关618被耦接在节点322和晶体管316的栅极之间。这里示出了三个电容器作为示例，其中电容器608、612和616可以是其源极和漏极各自在节点322处连接在一起的晶体管。
类似地，在晶体管322的栅极和节点314之间的电阻元件包括第一电阻器和第二电阻器624，其中开关626能够通过旁路电阻器622来选择在栅极和节点310之间的电阻。除了在晶体管322的栅极和源极之间的任何寄生电容以外，还可以通过选择性地关断一个或多个电容器来提供附加电容，其中每个电容器的一个端被耦接到晶体管322的栅极而另一个端在节点320处被耦接到晶体管的源极。第一电容器628可以通过开关630被耦接在节点320和晶体管322的栅极之间。第二电容器632可以通过开关634被耦接在节点320和晶体管322的栅极之间。第三电容器636可以通过开关638被耦接在节点332和晶体管322的栅极之间。虽然图6的电路包括图5的元件，但应当指出，具有带可编程电容器的有源负载的负载600可以被实施在图3的电路中。
对零点位置使用电容控制的好处是它比仅采用电阻控制的解决方案小。此外，它比仅采用电阻控制的解决方案更容易调节，并且可编程以实施多个设置。它还提供精细的调节精度。虽然当与有源电感器MOS器件的栅极和漏极之间的适当电阻器相组合时，有源电感器MOS器件本身的栅极-漏极器件电容值足够在所需频率处形成零点，但一个或多个附加电容器为建立零点位置提供了额外灵活性。增加单独的器件电容允许将峰值频率移位到较低频率而不增加有源电感器MOS器件的栅极和漏极之间的电阻器。因此，图6的实施例中的一个或多个附加电容器是对有源电感器的增强。或者，可以增加电阻器的值以将峰值频率移位到较低频率。
图6的电路对相位内插器中的电流使用恒定电流偏置，这与在具有电阻负载的传统器件中使用的恒定电压(摆动)偏置不同。由于该单元的增益是PMOS和NMOS的gm的比值，因此在工艺、电压和温度变化中，合理地保持图6的有源电感器实施方案的摆幅。有源电感器可通过改变偏置电流(当尾电流按线速率缩放时实现)和改变有源电感器的零点位置以及从而增益峰值出现的频率(通过调节在有源电感器PMOS器件的栅极和源极之间的电容值和反馈电阻器来实现)来调节。对于给定的线路速率的最佳线性度在CML级的峰值频率接近工作频率时出现。相对于线路速率而调节/编程峰值位置的能力因此改善了线性度。仅通过偏置电流调节可能不足以保持较低线路速率的线性度，其中峰值频率可能远高于工作频率，并且因此在可能导致信号失真的二次谐波和可能的三次谐波处可能存在显著的增益。理想地，为了保持线性，到混频器的输入信号将是正弦波(即没有谐波分量)。由于时钟分配方案中混频器的前级通常是限幅放大器，因此可能存在显著的谐波分量，特别是在带宽绰绰有余时的较低频率下。
现在转到图7，图中示出了具有有源负载的相位内插器的框图，该有源负载具有电容和电阻控制以及随同电流阱缩放的有源电感器缩放。除了图6的元件之外，由开关704控制的附加晶体管702与晶体管316并联耦接。晶体管702控制流过晶体管316的电流。类似地，由开关708控制的附加晶体管706与晶体管322并联耦接。晶体管706控制流过晶体管322的电流。当与电流阱块306的跨导对相关联的可控开关被闭合时，增加的电流将被提供给有源电感器。在图6中，电感器件本身的大小不随电流阱块中尾电流的变化而变化。相反，它的大小被确定为适用于在高工作频率下的最大电流。因此，当尾电流改变时，信号共模改变。图7的实施方案使得能够针对每个特定尾电流设置调整有源电感器设备的大小，并且因此能够为信号创建恒定的共模。
现在转到图8，图中示出了具有扫描、交叉和数据片(slice)的相位内插器的框图，每个片实施了具有有源负载的相位内插器。图8的电路包括多个片，这里示出为用于扫描、数据和交叉的3个片。虽然示出了三个片，但是应当理解，可以实施更多或更少数量的片。虽然具有用于生成数据时钟(Clk_d和Clk_d_b)的相位内插器的第一片802，具有用于生成交叉时钟(Clk_x和Clk_x_b)的相位内插器的第二片804，以及具有用于生成眼扫描时钟(Clk_s和Clk_s_b)的相位内插器的第三片806的中的每个片都被示出，但仅仅示出了与片806相关的细节。然而，应当理解，由时钟发生器808生成的参考时钟信号被提供给片802、804和806中的每一个，并且与片806中实施的电路类似的电路在片802-804中也被实现。控制电路809向片802、804和806中的每一个片提供对应的控制信号。
时钟发生器808包括第一缓冲器810，其被耦接成接收第一对差分信号Clk_i和Clk_i_b，这对差分信号可以是参考时钟信号的0度相位和参考时钟信号的180度相位。时钟发生器808还包括第二缓冲器812，其被耦接成接收第二对差分信号Clk_q和Clk_q_b，这对差分信号可以是参考时钟信号的90度相位和参考时钟信号的270度相位。由时钟发生器808生成的时钟信号被耦接到片802、804和806中的每一个片。
片806包括一对缓冲器814和816，其被耦接成接收被耦接到缓冲器810和812中的每一个缓冲器的差分时钟信号对，并将时钟信号提供给相位内插器202。相位内插器202的输出被耦接到CML到CMOS转换器206。
控制电路809包括控制信号发生器，包括第一控制信号发生器820，其接收用于控制片802的相位内插器202的第一相位内插器码picode_d。控制电路809还包括第二控制信号发生器822，其接收用于控制片804的相位内插器202的第二相位内插器码picode_x。最后，控制电路809还包括第三控制信号发生器824，其接收用于控制片806的相位内插器202的第三相位内插器码picode_s。每个控制信号发生器包括象限选择信号826，其输入被耦接到PMOS DAC电路828并且其输出被耦接到相位内插器电路202。
相位内插器需要在输入时钟的0°和360°之间的任何位置产生输出相位。相位内插器实施方案将该范围划分为4个象限：0°-90°、90°-180°、180°-270°和270°-360°。根据输入PI码选择的象限，混频器的4个片中的2个不同片是激活的。象限选择块826将4个vbias电压设置为适合于所选象限的每个gm跨导对的尾电流。PMOS DAC是电流DAC，其响应于PI码(picode)，为混频器的2个激活的片产生偏置电流，其中相位内插量正比于混频器的2个激活的片中的相对电流量。每个控制信号发生器包括参考偏置电流生成块830，其产生用于PMOS DAC以及图8的其他CML级和混频器的2个非激活片的参考偏置电流。
现在转到图9，流程图示出了实施相位内插器的方法。应该指出，图9和10的流程图可以通过使用例如图1-8的任何电路或其它适当的电路来实现。在框902，实施多个晶体管对，其中每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管。例如，可以参考图3的描述而实施第一和第二晶体管。
在框904，在参考电压和第一输出节点之间配置第一有源电感器负载。在框906，在参考电压和第二输出节点之间配置第二有源电感器负载。更具体地，第一有源电感器负载可以被配置在参考电压和第一输出节点之间，其中第一电阻器被耦接在第一晶体管的栅极和源极之间。第二有源电感器负载可以被配置在参考电压和第二输出节点之间，其中第二电阻器被耦接在第二晶体管的栅极和源极之间。
对于每个晶体管对，在框908，将多个时钟信号中的、与晶体管对相关联的第一时钟信号耦接到第一晶体管的栅极。对于每个晶体管对，在框910，将第一时钟信号的反相信号耦接到第二晶体管的栅极。在框912，基于多个时钟信号生成输出时钟信号。
现在转到图10，流程图示出了实施相位内插器的附加要素。在框1002，对于第一有源电感器负载和第二有源电感器负载中的每一个，将电容器耦接在参考电压和负载晶体管的栅极之间。电容器可以被实施为在图6中实施的一个或多个可编程电容器。
在框1004，实施多个电流阱，其中每个电流阱被耦接到对应的晶体管对。在框1006，对应的控制信号被耦接成能够对多个电流阱中的电流进行独立控制。在框1008，对于每个晶体管对，将第一电流缩放晶体管与第一晶体管并联耦接，以及将第二电流缩放晶体管与第二晶体管并联耦接。在框1010，对于每个晶体管对，将第一电流阱配置成控制第一晶体管和第二晶体管中的每一个晶体管中的电流，并且将第二电流阱配置成控制第一缩放晶体管和第二缩放晶体管中的电流。例如，电流阱晶体管和电流缩放晶体管可以如参考图5所述的那样被实施。在框1012，对于第一有源电感器负载和第二有源电感器负载中的每一个，将负载电流缩放晶体管与负载晶体管并联耦接。例如，利用有源电感器负载实施的负载电流缩放晶体管可以如参照图7描述的那样被实施。
在一个示例中，可以提供在集成电路中实施的、用来导出时钟信号的相位内插器。
这样的相位内插器可以包括：多个输入，被耦接成接收多个时钟信号；多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管，其中与该晶体管对相关联的第一时钟信号被耦接到第一晶体管的栅极，并且与该晶体管对相关联的第一时钟信号的反相信号被耦接到第二晶体管的栅极；被耦接到第一输出节点的第一有源电感器负载；以及被耦接到第二输出节点的第二有源电感器负载。
在一些这样的相位内插器中，第一有源电感器负载和第二有源电感器负载中的每一个可以包括负载晶体管和被耦接在负载晶体管的栅极和电流节点之间的电阻器。
一些这样的相位内插器，对于第一有源电感器负载和第二有源电感器负载中的每一个，还可以包括被耦接在参考电压和负载晶体管的栅极之间的电容器。
在一些这样的相位内插器中，电容器可以包括可编程电容器，其可以基于工作频率实现相位内插器的线性。
在一些这样的相位内插器中，对于第一有源电感器负载和第二有源电感器负载中的每一个，电阻器可以是可编程电阻器，并且可以选择电阻器的值和电容器的值以便建立有源电感器负载的阻抗。
一些这样的相位内插器还可以包括多个电流阱，其中每个电流阱可以被耦接到对应的一对晶体管。
在一些这样的相位内插器中，多个电流阱中的每一个可以被耦接成接收对应的控制信号，以实现对多个电流阱中的电流的独立控制。
在一些这样的相位内插器中，每个晶体管对可以包括与第一晶体管并联耦接的第一电流缩放晶体管和与第二晶体管并联耦接的第二电流缩放晶体管。
对于多个晶体管对中的每个晶体管对，一些这样的相位内插器还可以包括：第一电流阱，其被配置为控制第一晶体管和第二晶体管中的每一个晶体管中的电流；以及第二电流阱，其被配置为控制第一电流缩放晶体管和第二电流缩放晶体管中的电流。
在一些这样的相位内插器中，第一有源电感器负载和第二有源电感器负载中的每一个可以包括与负载晶体管并联耦接的负载电流缩放晶体管。
在另一示例中，可以提供一种在集成电路中实施相位内插器的方法。
这种在集成电路中实施相位内插器的方法可以包括：实施多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管；在参考电压和第一输出节点之间配置第一有源电感器负载；在参考电压和第二输出节点之间配置第二有源电感器负载；对于每个晶体管对，将多个时钟信号中的、与该晶体管对相关联的第一时钟信号耦接到第一晶体管的栅极；对于每个晶体管对，将第一时钟信号的反相信号耦接到第二晶体管的栅极；以及根据所述多个时钟信号产生输出时钟信号。
在一些这样的方法中，将第一有源电感器负载配置在参考电压和第一输出节点之间可以包括将第一电阻器耦接在第一负载晶体管的栅极和源极之间，以及将第二有源电感器负载配置在参考电压和第二输出节点之间包括将第二电阻器耦接在第二负载晶体管的栅极和源极之间。
一些这样的方法还可以包括：对于第一有源电感器负载和第二有源电感器负载中的每一个，将电容器耦接在参考电压和负载晶体管的栅极之间。
在一些这样的方法中，电容器可以包括可编程电容器，该方法还可以包括基于工作频率对电容器进行编程。
在一些这样的方法中，对于第一有源电感器负载和第二有源电感器负载中的每一个，电阻器可以是可编程电阻器，该方法还可以包括选择电阻器的值和电容器的值以建立有源负载的阻抗。
一些这样的方法还可以包括：实施多个电流阱，其中每个电流阱可被耦接到对应的一对晶体管。
一些这样的方法还可以包括：耦接对应的控制信号以实现对多个电流阱中的电流的独立控制。
一些这样的方法还可以包括：对于每个晶体管对，将第一电流缩放晶体管与第一晶体管并联耦接，和将第二电流缩放晶体管与第二晶体管并联耦接。
一些这样的方法还可以包括：对于每个晶体管对，配置第一电流阱以控制第一晶体管和第二晶体管中的每一个晶体管中的电流，以及配置第二电流阱以控制第一电流缩放晶体管和第二电流缩放晶体管中的电流。
一些这样的方法还可以包括：对于第一有源电感器负载和第二有源电感器负载中的每一个，将负载电流缩放晶体管与负载晶体管并联耦接。
因此可以看到，已经描述了用于在集成电路中实施相位内插器的电路和实现方法的新的内容。本领域技术人员将会意识，可以看到存在许多包含所公开发明的替代物和等同物。因此，本申请不受前述实施例的限制，而仅受所附权利要求的限制。

Claims (14)

1.一种用于导出时钟信号的、在集成电路中实施的相位内插器，其特征在于，所述相位内插器包括：
被耦接成接收多个时钟信号的多个输入；
多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管，其中与所述晶体管对相关联的第一时钟信号被耦接到所述第一晶体管的栅极，以及与所述晶体管对相关联的第一时钟信号的反相信号被耦接到所述第二晶体管的栅极；
被耦接到所述第一输出节点的第一有源电感器负载；
被耦接到所述第二输出节点的第二有源电感器负载，其中所述第一有源电感器负载和所述第二有源电感器负载中的每个都包括负载晶体管和被耦接在所述负载晶体管的栅极与电流节点之间的电阻器；以及
对于所述第一有源电感器负载和所述第二有源电感器负载中的每个，所述相位内插器都包括被耦接在参考电压与所述负载晶体管的栅极之间的电容器。
2.根据权利要求1所述的相位内插器，其特征在于，所述电容器包括可编程电容器，所述可编程电容器能够基于工作频率实现所述相位内插器的线性。
3.根据权利要求2所述的相位内插器，其特征在于，对于所述第一有源电感器负载和所述第二有源电感器负载中的每个，所述电阻器是可编程电阻器，并且可选择所述电阻器的值和所述电容器的值以建立所述有源电感器负载的阻抗。
4.根据权利要求1-3中的任一项所述的相位内插器，其特征在于，所述相位内插器还包括多个电流阱，其中每个电流阱被耦接到对应的晶体管对，其中所述多个电流阱中的每一个电流阱被耦接成接收对应的控制信号，以使得能够独立控制所述多个电流阱中的电流。
5.根据权利要求1-3中的任一项所述的相位内插器，其特征在于，每个晶体管对包括与所述第一晶体管并联耦接的第一电流缩放晶体管和与所述第二晶体管并联耦接的第二电流缩放晶体管。
6.根据权利要求5所述的相位内插器，其特征在于，对于所述多个晶体管对中的每个晶体管对，所述相位内插器还包括被配置为控制所述第一晶体管和所述第二晶体管中的每一个晶体管中的电流的第一电流阱，以及被配置为控制所述第一电流缩放晶体管和所述第二电流缩放晶体管中的电流的第二电流阱。
7.根据权利要求6所述的相位内插器，其特征在于，所述第一有源电感器负载和所述第二有源电感器负载中的每一个有源电感器负载包括与所述负载晶体管并联耦接的负载电流缩放晶体管。
8.一种在集成电路中实施相位内插器以导出时钟信号的方法，其特征在于，所述方法包括：
实施多个晶体管对，每个晶体管对具有被耦接到第一输出节点的第一晶体管和被耦接到第二输出节点的第二晶体管；
在参考电压与所述第一输出节点之间配置第一有源电感器负载；
在所述参考电压与所述第二输出节点之间配置第二有源电感器负载；
对于每个晶体管对，将多个时钟信号中的第一时钟信号耦接到所述第一晶体管的栅极，并且所述第一时钟信号与所述晶体管对相关联；
对于每个晶体管对，将所述第一时钟信号的反相信号耦接到所述第二晶体管的栅极；以及
根据所述多个时钟信号生成输出时钟信号，其中在参考电压与所述第一输出节点之间配置第一有源电感器负载包括将第一电阻器耦接在第一负载晶体管的栅极与源极之间，以及在所述参考电压与所述第二输出节点之间配置第二有源电感器负载包括将第二电阻器耦接在第二负载晶体管的栅极与源极之间。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：对于所述第一有源电感器负载和所述第二有源电感器负载中的每一个，将电容器耦接在所述参考电压与所述负载晶体管的栅极之间。
10.根据权利要求9所述的方法，其特征在于，所述电容器包括可编程电容器，所述方法还包括基于工作频率编程所述电容器。
11.根据权利要求10所述的方法，其特征在于，对于所述第一有源电感器负载和所述第二有源电感器负载中的每一个，所述电阻器是可编程电阻器，所述方法还包括选择所述电阻器的值和所述电容器的值以建立有源负载的阻抗。
12.根据权利要求8所述的方法，其特征在于，所述方法还包括：实施多个电流阱，其中每个电流阱被耦接到对应的晶体管对，以及耦接对应的控制信号，以使得能够独立控制所述多个电流阱中的电流。
13.根据权利要求9所述的方法，其特征在于，所述方法还包括：对于每个晶体管对，将第一电流缩放晶体管与所述第一晶体管并联耦接，以及将第二电流缩放晶体管与所述第二晶体管并联耦接。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：对于每个晶体管对，配置第一电流阱，以控制所述第一晶体管和所述第二晶体管中的每一个晶体管中的电流，以及配置第二电流阱，以控制所述第一电流缩放晶体管和所述第二电流缩放晶体管中的电流。
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