JP6797929B2 - 位相補間器および位相補間器を実装する方法 - Google Patents

Description

本発明は、概して集積回路デバイスに関し、具体的には、位相補間器および位相補間器を実装する方法に関する。

データの伝送は、集積回路によって可能になる重要な機能である。混合器と呼ばれることもある位相補間器は、クロックおよびデータ復元（ＣＤＲ：ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ）回路の主要構成要素である。ＣＤＲ回路は、データサンプリングクロックを調整して、データアイの中心のデータをサンプリングすることができる制御ループを実装する。位相補間器の線形性は、ＣＤＲのシステム性能を決定する際の主要構成要素である。アナログ電流モード論理（ＣＭＬ：ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ）位相補間器は、差動ＣＭＬ直交クロックを受け取り、それらを制御比で一緒に混合して、差動ＣＭＬ直交クロックから、制御された位相オフセットを有する出力クロックを生成する。出力クロックの位相は、完全３６０度回転にわたることができる。

位相補間器は、２ＧＨｚから１８ＧＨｚの間など、広範囲の入力周波数にわたるように実装することができる。位相補間器は、通常、動作周波数に関連する、プログラム可能な異なる電力消費設定を使用することができ、その場合、より高い動作周波数は、必要な帯域幅（すなわち、ＣＭＬ段の出力における利得）を達成するためにより高い電力を一般に必要とする。ＣＭＬ位相補間器の従来の負荷は、受動抵抗器である。しかし、位相補間器における受動抵抗器負荷の使用は、いくつかの欠点を有する。

したがって、より大きな帯域幅およびより低い電力消費を提供する位相補間器を実装する回路および方法は有益である。

クロック信号を導出するために集積回路に実装された位相補間器が説明される。位相補間器は、複数のクロック信号を受け取るように結合された複数の入力部と、複数のトランジスタ対であって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有し、トランジスタ対に関連付けられた第１のクロック信号が、第１のトランジスタのゲートに結合され、トランジスタ対に関連付けられた反転された第１のクロック信号が、第２のトランジスタのゲートに結合される、複数のトランジスタ対と、第１の出力ノードに結合された第１の能動インダクタ負荷と、第２の出力ノードに結合された第２の能動インダクタ負荷とを備える。

クロック信号を導出するために位相補間器を集積回路に実装する方法も説明される。本方法は、複数のトランジスタ対を実装することであって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有する、実装することと、基準電圧と第１の出力ノードとの間で第１の能動インダクタ負荷を構成することと、基準電圧と第２の出力ノードとの間で第２の能動インダクタ負荷を構成することと、各トランジスタ対に関して、複数のクロック信号のうち、トランジスタ対に関連付けられた第１のクロック信号を第１のトランジスタのゲートに結合することと、各トランジスタ対に関して、反転された第１のクロック信号を第２のトランジスタのゲートに結合することと、複数のクロック信号に基づいて出力クロック信号を生成することとを含む。

他の特徴は、後に続く、発明を実施するための形態および特許請求の範囲の検討から認識されるであろう。

位相補間器を実装する受信機回路を備える集積回路１００の構成図である。 図１の集積回路に実装された位相補間器を含む回路の構成図である。 能動負荷を有する位相補間器の構成図である。 図３の回路の周波数の関数として利得を示す周波数応答曲線のグラフである。 能動負荷、電流シンクスケーリング、およびｇｍ対セグメンテーションを有する位相補間器の構成図である。 容量および抵抗制御による能動負荷を有する位相補間器の構成図である。 容量および抵抗制御による能動負荷ならびに電流シンクスケーリングとともに採用された能動インダクタサイズスケーリングを有する位相補間器の構成図である。 能動負荷を有する位相補間器を実装するスキャン、クロッシングおよびデータスライスを有する位相補間器の構成図である。 位相補間器を実装する方法を示す流れ図である。 位相補間器を実装する追加の要素を示す方法を示す流れ図である。

本明細書は、新規とみなされる本発明の１つまたは複数の実装形態の特徴を定義する特許請求の範囲を含むが、本回路および本方法は、図面と併せた説明の検討からよりよく理解されると確信される。様々な回路および方法を開示するが、本回路および本方法は、様々な形態で具現化することができる、本発明構成の単に例示に過ぎないことを理解されたい。したがって、本明細書内に開示する具体的な構造および機能の詳細は、限定的と解釈してはならないものとし、単に特許請求の範囲の根拠としておよび本発明構成を実質的に任意の適切に詳細にわたる構造で様々に採用するように当業者に教示する代表的な根拠として解釈するものとする。さらに、本明細書に使用する用語および語句は、限定的であることが意図されているのではなく、むしろ回路および方法の理解可能な説明を提供することが意図されている。

以下に記載する回路および方法は、アナログＣＭＬ位相補間セルの能動インダクタ負荷を実装し、抵抗器によって提供される線形負荷を有する従来のアナログＣＭＬ位相補間器に比較して同様の線形性性能に対して顕著により低い電力消費をもたらすことができる。本回路および本方法は、より高い帯域幅およびより低いジッタを提供することもできる。本回路および本方法は、抵抗器によって提供される線形負荷を有する従来のアナログＣＭＬ位相補間器に比較して広帯域動作に対してプログラム可能な電力消費設定／動作周波数の範囲にわたって同等な線形性性能も提供する。改善された線形性が、ｇｍ対セグメンテーションおよびゼロ位置制御によって提供され、これらの特徴のない能動インダクタ負荷解決策に対して改善される。ｇｍ対セグメンテーションおよびゼロ位置制御を有する総合線形性自体は、抵抗負荷解決策のものに匹敵する。

本回路および本方法は、抵抗負荷を使用して従来のデバイスに使用される定電圧（すなわち、スイング）バイアスと対照的に、位相補間器における電流の定電流バイアスを提供する。様々な実装形態の能動インダクタのスイングサイズは、セルの利得が、ｐ型金属酸化膜半導体（ＰＭＯＳ）およびｎ型金属酸化膜半導体（ＮＭＯＳ）の相互コンダクタンス（ｇ_ｍ）の比に基づくので、プロセス、電圧および温度の変動にわたって適度に維持される。

本回路および本方法は、能動インダクタ負荷を有する位相補間セルにおいて動作電流の範囲にわたって一定のｇ_ｍをもたらすためにｇｍ対セグメンテーションも使用する。ｇｍ対セグメンテーションは、線形性を達成する際に重要である。

能動インダクタトランジスタデバイスのゲートと供給電圧との間のプログラム可能なコンデンサは、生成された実効インダクタンスのサイズを制御するのに使用される。このコンデンサのサイズ、したがって、能動インダクタの実効インダクタンスは、デジタルで制御することができる。

まず図１を参照すると、図２〜１０に説明するように位相補間器を実装する受信機回路を備える集積回路１００の構成図が示される。具体的には、入力／出力ポート１０２が、構成メモリ１０８を有するプログラム可能なリソース１０６を制御する制御回路１０４に結合される。構成データは、構成制御器１１０によって構成メモリ１０８に提供することができる。構成データは、構成可能な論理要素１０９の動作を可能にする。メモリを制御回路１０４およびプログラム可能なリソース１０６に結合することができる。受信機回路１１４は、制御回路１０４、プログラム可能なリソース１０６およびメモリ１１２に結合することができ、Ｉ／Ｏポート１１６を経由して集積回路において信号を受信することができる。他のＩ／Ｏポートは、図示するように制御回路１０４に結合されているＩ／Ｏポート１１８などの集積回路デバイスの回路に結合することができる。クロックネットワーク１２０が、図１の回路の様々な要素に結合され、クロック信号を受信機１１４に入力部１２１から提供する。以下に、より詳細に説明する位相補間器を実装する回路および方法を、図１の回路の様々な要素、特にデータを並列に送信するための受信機回路１１４によって実装することができる。

次に図２を参照すると、図１の集積回路に実装された位相補間器２０２を有する回路の構成図が示される。位相補間器２０２は、ＣＭＬ段として実装された制限増幅器であり得る増幅器２０４と、ＣＭＬ／ＣＭＯＳ変換器２０６とに結合される。増幅器２０４は、出力部２０８および２１０において生成された位相補間器の出力を受け取るように結合され、ノード２１６において第２のトランジスタ２１４に並列に結合された第１のトランジスタ２１２を有する第１の段を備える。トランジスタ２１８が、ノード２１６に結合され、ノード２１６と接地（ＧＮＤ）電位との間に電流路を設ける。トランジスタ２１８のゲートは、トランジスタにおける電流を制御するバイアス電圧（Ｖｂｉａｓ０）を受け取る。第１の段は、基準電圧Ｖｃｃに結合されたノード２２０とノード２２８との間に結合された抵抗器２２４と、ノード２２２とノード２２８との間に結合された第２の抵抗器２２６とをさらに備える。増幅器２０４は、ノード２３６において第２のトランジスタ２３４に並列に結合された第１のトランジスタ２３２を有する第２の段も備える。トランジスタ２３８が、ノード２３６に結合され、ノード２３６と接地（ＧＮＤ）電位との間に電流路を設ける。トランジスタ２３８のゲートは、トランジスタにおける電流を制御するバイアス電圧（Ｖｂｉａｓ１）を受け取る。第２の段は、基準電圧Ｖｃｃに結合されたノード２４０とノード２２８との間に結合された抵抗器２４４と、ノード２４２とノード２４８との間に結合された第２の抵抗器２４６とをさらに備える。出力部２２０および２２２は、それぞれ、トランジスタ２３２および２３４のゲートに結合される。出力ノード２４０および２４２は、それぞれ、抵抗器２４４および２４６の第１の端子においてトランジスタ２３２および２３４のドレインに結合される。抵抗器２４４および２４６の第２の端子は、基準電圧Ｖｃｃにおいてノード２４８に結合される。

ＣＭＬ／ＣＭＯＳ変換器２０６は、出力部２４２においてコンデンサ２５４に結合された入力部を有する第１のインバータ２５０を備え、その場合、インバータ２５０の出力部は、インバータ２５２に結合される。抵抗器２５６が、インバータ２６０の入力部と出力部との間に結合される。第１の出力は、出力部２５８において生成される。第２のインバータ２６０は、出力部２４０においてコンデンサ２６４に結合された入力部を有し、その場合、インバータ２６０の出力部は、インバータ２６２に結合される。抵抗器２６６が、インバータ２６０の入力部と出力部との間に結合される。第２の出力が、出力部２６８において生成される。増幅器２０４およびＣＭＬ／ＣＭＯＳ変換器２０６の例、他の回路を増幅器およびＣＭＬ／ＣＭＯＳ変換器に対して実装できることを理解されたい。

次に図３を参照すると、能動インダクタ負荷を有する位相補間器２０２の構成図が示される。位相補間器２０２は、混合器ブロック３０４の複数の相互コンダクタンス対の出力ノードに結合された負荷３０２を備え、その場合、複数の相互コンダクタンス対のそれぞれは、電流シンクブロック３０６の電流シンクによって制御される。より具体的には、第１の能動負荷３０８が、差動出力クロック信号の対の第１のクロック信号（ｃｋ＿ｍｉｘ＿ｎｅｇ）を生成するために第１の出力ノード３１０に結合されるが、第２の能動負荷３１２が、差動出力クロック信号の対の第２のクロック信号（ｃｋ＿ｍｉｘ＿ｎｅｇ）を生成するために第２の出力ノード３１４に結合される。

第１の能動負荷は、本明細書ではＰチャネルトランジスタ３１６のドレインとして示される、トランジスタ３１６のゲートと電流ノードとの間に結合された抵抗器３１８を有するＰチャネルトランジスタ３１６を備える。トランジスタ３１６のソースが、基準電圧（Ｖｃｃ）ノードであるノード３２０に結合される。第２の能動負荷は、本明細書ではトランジスタ３２２のドレインとして示される、トランジスタ３２２のゲートと電流ノードとの間に結合された抵抗器３２４を有するＰチャネルトランジスタ３２２を備える。トランジスタ３２２のソースが、ノード３２０に結合される。Ｐチャネルトランジスタが能動負荷３０８および３１２に示されるが、以下に、より詳細に説明するように、Ｎチャネルトランジスタも使用できることを理解されたい。Ｎチャネルトランジスタを実装したとき、抵抗器３１８は、トランジスタ３１６のゲートとソースとの間に結合され、抵抗器３２４は、トランジスタ３２２のゲートとソースとの間に結合されるはずである。Ｎチャネルトランジスタを使用して能動負荷を実装したとき、ｇｍ対および電流シンクトランジスタは、やはり、ＮＭＯＳトランジスタからＰＭＯＳトランジスタに切り替えなければならない。

第１および第２のクロック信号は、複数の相互コンダクタンス対のトランジスタのゲートに結合されたクロック信号の位相に基づく。より具体的には、第１の相互コンダクタンス対は、トランジスタ３３０および３３２を含み、それぞれノード３３４に結合されたソースを有し、ノード３３４は、電流シンクとして動作するトランジスタ３３６に結合される。トランジスタ３３０のドレインは、ノード３１０に結合され、トランジスタ３３０のゲートにおいてＣｌｋＯ信号を受け取るように構成される。トランジスタ３３２のドレインは、ノード３１４に結合され、トランジスタ３３２のゲートにおいてＣｌｋ１８０クロックを受け取るように構成される。

第２の相互コンダクタンス対が、トランジスタ３４０および３４２を含み、それぞれノード３４４に結合されたソースを有し、ノード３４４は、電流シンクとして動作するトランジスタ３４６に結合される。トランジスタ３４０のドレインが、ノード３１０に結合され、トランジスタ３４０のゲートにおいてＣｌｋ９０信号を受け取るように構成される。トランジスタ３４２のドレインが、ノード３１４に結合され、トランジスタ３４２のゲートにおいてＣｌｋ２７０クロックを受け取るように構成される。

第３の相互コンダクタンス対が、トランジスタ３５０および３５２を含み、それぞれノード３５４に結合されたソースを有し、ノード３５４は、電流シンクとして動作するトランジスタ３５６に結合される。トランジスタ３５０のドレインが、ノード３１０に結合され、トランジスタ３５０のゲートにおいてＣｌｋ１８０信号を受け取るように構成される。トランジスタ３５２のドレインが、ノード３１４に結合され、トランジスタ３５２のゲートにおいてＣｌｋＯクロックを受け取るように構成される。

第４の相互コンダクタンス対が、トランジスタ３６０および３６２を含み、それぞれノード３６４に結合されたソースを有し、ノード３６４は、電流シンクとして動作するトランジスタ３６６に結合される。トランジスタ３６０のドレインが、ノード３１０に結合され、トランジスタ３６０のゲートにおいてＣｌｋ２７０信号を受け取るように構成される。トランジスタ３６２のドレインが、ノード３１４に結合され、トランジスタ３６２のゲートにおいてＣｌｋ９０クロックを受け取るように構成される。バイアス電圧ｖｂｉａｓ０、ｖｂｉａｓ１、ｖｂｉａｓ２、およびｖｂｉａｓ３は、クロック信号ＣｌｋＯ、Ｃｌｋ９０、Ｃｌｋ１８０およびＣｌｋ２７０の所望の寄与をもたらすように制御され、それらは、差動出力信号ｃｋ＿ｍｉｘ＿ｎｅｇおよびｃｋ＿ｍｉｘ＿ｐｏｓの所望の位相を生成するために基準クロック信号の異なる位相である。

図３の回路に実装された能動インダクタ負荷は、位相補間器セルの帯域幅を拡大するか（抵抗負荷を有する従来の位相補間器セルに比較して）またはより低いテール電流を使用するかのいずれかをして、抵抗負荷を有する従来の位相補間器セルと同じ帯域幅を、ただし、より低い電力を用いて達成するのに使用することができる。能動インダクタは、セルの伝達関数までピークに達する周波数を導入することによってこれをもたらす。ゼロは、能動インダクタＰＭＯＳデバイスのゲートとドレインとの間に抵抗を、および能動インダクタＰＭＯＳデバイスのゲートとソースとの間に寄生容量を追加することによってもたらされる。この容量は、図６を参照してより詳細に説明するように、能動インダクタＰＭＯＳデバイスのゲートとソースとの間に容量デバイスを追加することによって増大させることができる。雑音およびジッタの低減は、抵抗負荷を有する従来の位相補間器セルに比較して位相補間器の動作周波数よりも低い周波数においてより低い利得を有するように能動インダクタを設計する能力により達成され、それにより、より大きい帯域幅を達成して、ジッタ増幅を低減しながら、低周波数雑音成分を抑制する。

次に図４を参照すると、周波数応答曲線が、図３の回路の周波数の関数として位相補間器によって制御されるＣＭＬ段の利得を示す。概して、能動インダクタを有する位相補間器の使用（実線で示す）は、同じ電流でバイアスをかけ、同じ容量負荷を駆動したときの受動抵抗器デバイスを有する位相補間器に比較して（破線で示す）結果としてより多くの帯域幅（すなわち、図４のより大きな利得で示すように）となる。テール電流が低減されたとき、ｇｍ対サイズは、所与の増幅器設計に対しておおよそ同じバイアス位置（したがって、線形性）を維持するために低減することもできる。したがって、ｇｍ対は、容量負荷の顕著な部分を形成し、さらに多くの電力節減を達成することが可能であった。帯域幅における利得のすべてが電力節減に与えられたわけではなく、その一部分は、信号スイングサイズをわずかに増加させるのに維持することができ（抵抗負荷解決策に比較して）、その場合、スイングサイズは、位相補間器出力および制限増幅器出力の両方において増加される（特に、より高い周波数において）ことに留意されたい。ＣＭＬ／ＣＭＯＳ変換器におけるスイングサイズの増加により、ＡＭ／ＰＭ変換の影響が低減されるが、それにより、線形性が低下することがある。

ＡＭ／ＰＭ変換は、この場合、位相補間動作に関連しているが、混合器出力における信号の振幅がＰＩコード（すなわち、必要なミキシング／出力位相のレベルを設定するのに使用されるコード）とともに変動した場合に起きることができ、それに続く信号チェーンにおける処理ブロックは、異なる入力振幅に対して異なる信号伝搬遅延を示す。図３の回路において、この感度を示す主要ブロックは、ＣＭＬ／ＣＭＯＳ変換器である。変動する伝搬遅延は、ミキシング動作の線形性を破損する実質的に追加の不要な位相シフトである。この不要なエラーは、一般により小さい信号振幅に対してひどく、ある振幅レベルに信号が達した後、ほとんど無視できるほどであり得、それは当該ブロックの特性に依存する。したがって、信号の帯域幅（すなわち、信号振幅）をわずかに増加させるために能動インダクタを使用することは、結果として、信号チェーンにおけるそれに続くブロックにおいてより小さいＡＭ／ＰＭ変換効果となる。この能動インダクタの解決策は、そのより大きな帯域幅により、わずかにより大きな信号振幅が可能となり、したがって、ＡＭ／ＰＭ変換を軽減する。

次に図５を参照すると、能動負荷、電流シンクスケーリング、およびｇｍ対セグメンテーションを有する位相補間器の構成図が示される。図５に示すように、トランジスタが、相互コンダクタンス対の各トランジスタに対して並列に結合され、その場合、追加のトランジスタを使用して、電流シンクブロック３０６における対応する電流シンクトランジスタを経由して相互コンダクタンス対において追加の電流を提供する。より具体的には、トランジスタ５０２が、ノード３１０とノード５０３との間に結合され、トランジスタ５０４が、ノード３１４とノード５０３との間に結合される。トランジスタ５０２および５０４は、ＣｌｋＯおよびＣｌｋ１８０をそれらのそれぞれのゲートにおいて受け取る。電流シンクトランジスタ５０６が、ノード５０３と接地との間に結合される。電流シンクトランジスタ５０６のゲートが、ｖｂｉａｓ０をトランジスタ５０６のゲートに印加することを可能にするスイッチ５０８に結合される。スイッチ５０８は、選択的にトランジスタ５０２および５０４の電流路を設けることができる。

トランジスタ５１２が、ノード３１０とノード５１３との間に結合され、トランジスタ５１４が、ノード３１４とノード５１３との間に結合される。トランジスタ５１２および５１４は、Ｃｌｋ９０およびＣｌｋ２７０をそれらのそれぞれのゲートにおいて受け取る。電流シンクトランジスタ５１６が、ノード５１３と接地との間に結合される。電流シンクトランジスタ５１６のゲートが、ｖｂｉａｓ１をトランジスタ５１６のゲートに印加することを可能にするスイッチ５１８に結合され、したがって、トランジスタ５１２および５１４の電流路を設ける。

トランジスタ５２２が、ノード３１０とノード５２３との間に結合され、トランジスタ５２４が、ノード３１４とノード５２３との間に結合される。トランジスタ５２２および５２４は、Ｃｌｋ１８０およびＣｌｋ２７０をそれらのそれぞれのゲートにおいて受け取る。電流シンクトランジスタ５２６が、ノード５２３と接地との間に結合される。電流シンクトランジスタ５２６のゲートが、ｖｂｉａｓ２をトランジスタ５２６のゲートに印加することを可能にするスイッチ５２８に結合され、したがって、トランジスタ５２２および５２４の電流路を設ける。

最後に、トランジスタ５３２が、ノード３１０とノード５３３との間に結合され、トランジスタ５３４が、ノード３１４とノード５３３との間に結合される。トランジスタ５３２および５３４は、Ｃｌｋ２７０およびＣｌｋ９０をそれらのそれぞれのゲートにおいて受け取る。

電流シンクトランジスタ５３６が、ノード５３３と接地との間に結合される。電流シンクトランジスタ５３６のゲートが、ｖｂｉａｓ３をトランジスタ５３６のゲートに印加することを可能にするスイッチ５３８に結合され、したがって、トランジスタ５３２および５３４の電流路を設ける

図５に示すようにｇｍ対セグメンテーションを使用する利点は、改善された線形性であり、特に位相補間器がそれぞれ異なる電力消費設定を有する広範囲のクロック周波数にわたって動作することが必要とされる場合である。ｇｍ対デバイスに対して一定のオーバードライブ電圧を維持することにより、線形性が改善される。ｇｍ対のＶＯＤが高ければ高いほど（ここで、オーバードライブ電圧＝Ｖｇｓ−Ｖｔ）、増幅器がより線形になる。ｇｍ対が伝導するのに必要とされる電流の量は、ソース電圧（Ｖｓ）（ゲートにおける入力信号（Ｖｇ）に対して固定共通モードにあると仮定して、したがって、直接ＶＯＤ）を変調し、したがって、段の線形性に影響する。テール電流は、周波数を用いてプログラム可能であり（より低いライン速度の電力消費を低減するために）、ｇｍ対は、最高動作周波数で最良の線形性を得るために、通常、最高の電流を念頭に置いて設計される。したがって、動作周波数が降下したとき、電流は低減し、したがって、ＶＯＤが低減し、したがって、線形性が低下する。図５のｇｍ対へのセグメンテーション方式は、所与のテール電流に関して、使用中のｇｍ対デバイスのサイズを低減することによって、これに対抗し、したがって、一定のＶＯＤを維持し、それにより、線形性が改善される。セグメントに供給する、別々のテール電流分岐を設けることによって、ｇｍ対の対応する部分は、自動的に電源を切ることができ、それにより、ｇｍ対全体の有効幅が低減され、したがって、低減されたテール電流により一定のＶＯＤが維持される。

電流シンクセグメントの電源が切られたとき（そのゲートを低電圧に接続することにより）、対応するｇｍ対セグメントも、もう電流を受け取らないので、電源が切られ、能動ｇｍ対における電流が増加され、したがって、オーバードライブ電圧（すなわち、所望の動作点）が維持される。この技法により、より低い電力設定に対して位相補間の線形性が改善される。

コンデンサのデジタル制御により、図６を参照して説明するように、能動インダクタ伝達関数のピーク周波数が動作周波数に近接するように調整することが可能になり、より低い動作周波数の線形性も改善される。

次に図６を参照すると、容量および抵抗制御を有する、能動負荷を有する位相補間器の構成図が示される。図６の回路は、デジタルで制御されるコンデンササイズを使用して、能動インダクタ負荷を用いてＣＭＬ位相補間器のゼロ位置（ピーキング周波数）を制御する。図５の要素に加えて、負荷６００は、プログラム可能なコンデンサを有する能動負荷を備える。具体的には、トランジスタ３１６のゲートとノード３１０との間の抵抗要素は、第１の抵抗器６０２と、第２の抵抗器６０４とを備え、その場合、スイッチ６０６が、抵抗器６０２を迂回することを可能にすることによって、トランジスタ３１６のゲートとノード３１０との間で抵抗を選択することを可能にする。トランジスタ３１６のゲートとソースとの間の任意の寄生容量に加えて、追加の容量を、１つまたは複数のコンデンサを選択的に切り替えることによって設けることができ、その場合、各コンデンサは、一方の端子をトランジスタ３１６のゲートに結合させ、他方の端子をノード３２０においてトランジスタ３１６のソースに結合させる。第１のコンデンサ６０８は、スイッチ６１０によってノード３２０とトランジスタ３１６のゲートとの間に結合することができる。第２のコンデンサ６１２は、スイッチ６１４によってノード３２０とトランジスタ３１６のゲートとの間に結合することができる。第３のコンデンサ６１６は、スイッチ６１８によってノード３２２とトランジスタ３１６のゲートとの間に結合することができる。３つのコンデンサは、本明細書では例として示され、その場合、コンデンサ６０８、６１２、および６１６は、それぞれノード３２２において一緒に接続されたそれらのソースおよびドレインを有するトランジスタであり得る。

同様に、トランジスタ３２２のゲートとノード３１４との間の抵抗要素は、第１の抵抗器と第２の抵抗器６２４とを備え、その場合、スイッチ６２６は、抵抗器６２２を迂回することを可能にすることによってゲートとノード３１０との間の抵抗を選択することを可能にする。ゲートとトランジスタ３２２のソースとの間の任意の寄生容量に加えて、追加の容量を１つまたは複数のコンデンサを選択的に切り替えることによって設けることができ、その場合、各コンデンサは、一方の端子をトランジスタ３２２のゲートに結合させ、他方の端子をノード３２０においてトランジスタ３２２のソースに結合させる。第１のコンデンサ６２８は、スイッチ６３０によってノード３２０とトランジスタ３２２のゲートとの間に結合することができる。第２のコンデンサ６３２は、スイッチ６３４によってノード３２０とトランジスタ３２２のゲートとの間に結合することができる。第３のトランジスタ６３６は、スイッチ６３８によってノード３３２とトランジスタ３２２のゲートとの間に結合することができる。図６の回路が図５の要素を含むが、プログラム可能なコンデンサによる能動負荷を有する負荷６００は、図３の回路に実装できることに留意されたい。

ゼロ位置の容量制御を使用することの利点は、それが抵抗制御だけを採用した解決策よりも小さいことである。さらに、それは抵抗制御だけを採用した解決策よりも調整が容易であり、複数の設定を実装するのにプログラム可能であることである。また、それは微調整分解能も得られる。必要な周波数においてゼロを形成するために能動インダクタＭＯＳデバイスのゲートとドレインとの間に適切な抵抗器と組み合わせたとき、能動インダクタＭＯＳデバイス自体のゲート−ドレインデバイス容量が十分に大きい可能性があるが、１つまたは複数の追加のコンデンサは、ゼロ位置を確立する際にさらに柔軟性をもたらす。別個のデバイス容量の追加により、能動インダクタＭＯＳデバイスのゲートとドレインとの間の抵抗を増加させずにピーキング周波数をより低い周波数に移動させることが可能になる。したがって、図６の実施形態における１つまたは複数の追加のコンデンサは、能動インダクタへの強化である。あるいは、抵抗器の値は、ピーキング周波数をより低い周波数に移動させるように増加させることができる。

図６の回路は、抵抗負荷を有する従来のデバイスに使用される定電圧（スイング）バイアスと対照的に、位相補間器における電流に定電流バイアスを使用する。図６の能動インダクタの実装形態のスイングサイズは、セルの利得がＰＭＯＳおよびＮＭＯＳ ｇｍの比であるので、プロセス、電圧および温度変動にわたって適度に維持される。能動インダクタは、バイアス電流を変え（テール電流がライン速度とともにスケーリングされたとき達成される）、能動インダクタのゼロ位置、したがって、利得がピークに達する（能動インダクタＰＭＯＳデバイスのゲートとソースとおよび帰還抵抗器との間の容量を調整することにより達成される）周波数を変えることによって調整可能である。ＣＭＬ段のピーク周波数が動作周波数に近接したとき、所与のライン速度の最適線形性が起きる。したがって、ライン速度に対してピークの位置を調整／プログラムする能力は、線形性を改善する。バイアス電流だけにより調整することは、より低いライン速度に対して線形性を維持するのに十分でない可能性があり、その場合、ピーク周波数は、動作周波数よりもずっと高くなり得、したがって、第二高調波、および場合により第三高調波において顕著な利得があり得、それにより、信号の歪みが生じる。理想的には、線形性を維持するために、混合器への入力信号は正弦波である（すなわち、高調波成分は何もない）。クロック分配スキームにおける混合器への先行する段が、一般に制限増幅器であるので、帯域幅が十分過ぎるほどある、特により低い周波数において顕著な高調波成分があり得る。

次に図７を参照すると、容量および抵抗制御による能動負荷ならびに電流シンクスケーリングとともに能動インダクタスケーリングを有する位相補間器の構成図が示される。図６の要素に加えて、スイッチ７０４によって制御される追加のトランジスタ７０２が、トランジスタ３１６に並列に結合される。トランジスタ７０２は、トランジスタ３１６を通る電流を制御する。同様に、スイッチ７０８によって制御される追加のトランジスタ７０６が、トランジスタ３２２に並列に結合される。トランジスタ７０６は、トランジスタ３２２を通る電流を制御する。電流シンクブロック３０６の相互コンダクタンス対に関連付けられた制御可能スイッチを閉じたとき、増加された電流が能動インダクタに供給される。図６において、インダクタデバイス自体のサイズは、電流シンクブロックにおける変化するテール電流とともに変化はしない。むしろ、インダクタデバイスは、高い動作周波数における最大の電流に合うようなサイズにされる。したがって、テール電流が変化するにつれて、信号共通モードが変化する。図７の実装形態は、各具体的なテール電流設定に関して、能動インダクタデバイスのサイズを調整することを可能にし、したがって、信号に対する一定の共通モードをもたらすことを可能にする。

次に図８を参照すると、それぞれ能動負荷を有する位相補間器を実装する、スキャン、クロッシング、およびデータスライスを有する位相補間器の構成図が示される。図８の回路は、本明細書ではスキャン、データおよびクロッシングに対する３つのスライスとして示される複数のスライスを含む。３つのスライスが示されるが、より大きいまたはより小さい数のスライスを実装できることを理解されたい。データクロック（Ｃｌｋ＿ｄおよびＣｌｋ＿ｄ＿ｂ）を生成するための位相補間器を有する第１のスライス８０２、クロッシングクロック（Ｃｌｋ＿ｘおよびＣｌｋ＿ｘ＿ｂ）を生成するための位相補間器を有する第２のスライス８０４、アイスキャンクロック（Ｃｌｋ＿ｓおよびＣｌｋ＿ｓ＿ｂ）を生成するための位相補間器を有する第３のスライス８０４のそれぞれが示されるが、スライス８０６に関連した詳細だけが示される。しかし、クロック発振器８０８によって生成された基準クロック信号が、スライス８０２、８０４および８０６のそれぞれに提供され、スライス８０６において実装された回路と同様の回路が、スライス８０２〜８０４において実装されることを理解されたい。制御回路８０９が、対応する制御信号をスライス８０２、８０４および８０６のそれぞれに提供する。

クロック発振器８０８は、差動信号Ｃｌｋ＿ｉおよびＣｌｋ＿ｉ＿ｂの第１の対を受け取るように結合された第１のバッファ８１０を備え、差動信号の第１の対は、基準クロック信号の０度位相および基準クロック信号の１８０度位相であり得る。クロック発振器８０８は、差動信号Ｃｌｋ＿ｑおよびＣｌｋ＿ｑ＿ｂの第２の対を受け取るように結合された第２のバッファ８１２も備え、差動信号の第２の対は、基準クロック信号の９０度位相および基準クロック信号の２７０度位相であり得る。クロック発振器８０８によって生成されたクロック信号は、スライス８０２、８０４、および８０６のそれぞれに結合される。

スライス８０６は、バッファ８１０および８１２のそれぞれに結合された差動クロック信号の対を受け取るように結合されたバッファ８１４および８１６の対を備え、クロック信号を位相補間器２０２に提供する。位相補間器２０２の出力部は、ＣＭＬ／ＣＭＯＳ変換器２０６に結合される。

制御回路８０９は、スライス８０２の位相補間器２０２を制御するための第１の位相補間器コードｐｉｃｏｄｅ＿ｄを受け取る第１の制御信号発生器８２０を含む制御信号発生器を備える。制御回路８０９は、スライス８０４の位相補間器２０２を制御するための第２の位相補間器コードｐｉｃｏｄｅ＿ｘを受け取る第２の制御信号発生器８２２も備える。最後に、制御回路８０９は、スライス８０６の位相補間器２０２を制御するための第３の位相補間器コードｐｉｃｏｄｅ＿ｓを受け取る第３の制御信号発生器８２４も備える。制御信号発生器のそれぞれは、その入力部がＰＭＯＳ ＤＡＣ回路８２８に結合され、その出力部が位相補間器回路２０２に結合された象限選択信号８２６を備える。

位相補間器は、入力クロックの０°から３６０°の間のどこかで出力位相を生成する必要がある。位相補間器の実装形態は、この範囲を０°〜９０°、９０°〜１８０°、１８０°〜２７０°および２７０°〜３６０°の４つの象限に分割する。どの象限が入力ＰＩコードによって選択されるかにより、混合器の４つのスライスのうちの２つの異なるスライスは、能動である。象限選択ブロック８２６は、４つのｖｂｉａｓ電圧をｇｍ相互コンダクタンス対のそれぞれに関して、選択された象限に見合ったテール電流に設定する。ＰＭＯＳ ＤＡＣは、電流ＤＡＣであり、ｐｉｃｏｄｅに応答して混合器の２つの能動スライスに対してバイアス電流を生成し、その場合、位相補間の量は、混合器の２つの能動スライスにおける電流の相対的な量に比例する。制御信号発生器のそれぞれは、ＰＭＯＳ ＤＡＣに関して、ならびに図８の他のＣＭＬ段および混合器の２つの非能動スライスに対しても基準バイアス電流を生成する基準バイアス電流生成ブロック８３０を備える。

次に図９を参照すると、流れ図が、位相補間器を実装する方法を示す。図９および１０の流れ図は、例えば、図１〜８の回路のうちのいずれか、または他の適切な回路を使用して実装できることに留意されたい。ブロック９０２において、複数のトランジスタ対が実装され、その場合、各トランジスタ対は、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有する。第１および第２のトランジスタは、例えば、図３を参照して説明したように実装することができる。

ブロック９０４において、第１の能動インダクタ負荷が、基準電圧と第１の出力ノードとの間で構成される。ブロック９０６において、第２の能動インダクタ負荷が、基準電圧と第２の出力ノードとの間で構成される。より具体的には、第１の能動インダクタ負荷は、基準電圧と第１の出力ノードとの間で構成することができ、第１の抵抗器が、第１のトランジスタのゲートとソースとの間に結合される。第２の能動インダクタ負荷は、基準電圧と第２の出力ノードとの間で構成することができ、第２の抵抗器が、第２のトランジスタのゲートとソースとの間に結合される。

ブロック９０８において、各トランジスタ対に関して、複数のクロック信号のうちの、トランジスタ対に関連付けられた第１のクロック信号が、第１のトランジスタのゲートに結合される。ブロック９１０において、各トランジスタ対に関して、反転された第１のクロック信号が、第２のトランジスタのゲートに結合される。ブロック９１２において、出力クロック信号が、複数のクロック信号に基づいて生成される。

次に図１０を参照すると、流れ図が、位相補間器を実装する追加の要素を示す。ブロック１００２において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、コンデンサが、基準電圧と負荷トランジスタのゲートとの間に結合される。コンデンサは、図６において実装された１つまたは複数のプログラム可能なコンデンサとして実装することができる。

ブロック１００４において、複数の電流シンクが実装され、各電流シンクが、トランジスタの対応する対に結合される。ブロック１００６において、対応する制御信号が、複数の電流シンクにおける電流の独立制御を可能にするように結合される。ブロック１００８において、各トランジスタ対に関して、第１の電流スケーリングトランジスタが、第１のトランジスタに並列に結合され、第２の電流スケーリングトランジスタが、第２のトランジスタに並列に結合される。ブロック１０１０において、各トランジスタ対に関して、第１の電流シンクが、第１のトランジスタおよび第２のトランジスタのそれぞれにおける電流を制御するように構成され、第２の電流シンクが、第１のスケーリングトランジスタおよび第２のスケーリングトランジスタにおける電流を制御するように構成される。電流シンクトランジスタおよび電流スケーリングトランジスタは、例えば、図５を参照して説明したように実装することができる。ブロック１０１２において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、負荷電流スケーリングトランジスタが、負荷トランジスタに並列に結合される。能動インダクタ負荷とともに実装される負荷電流スケーリングトランジスタは、例えば、図７を参照して説明したように実装することができる。

一例において、クロック信号を導出するために集積回路に実装された位相補間器を提供することができる。

そのような位相補間器は、複数のクロック信号を受け取るように結合された複数の入力部と、複数のトランジスタ対であって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有し、トランジスタ対に関連付けられた第１のクロック信号が、第１のトランジスタのゲートに結合され、トランジスタ対に関連付けられた反転された第１のクロック信号が、第２のトランジスタのゲートに結合される、複数のトランジスタ対と、第１の出力ノードに結合された第１の能動インダクタ負荷と、第２の出力ノードに結合された第２の能動インダクタ負荷とを含むことができる。

いくつかのそのような位相補間器において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれは、負荷トランジスタと、負荷トランジスタのゲートと電流ノードとの間に結合された抵抗器とを含むことができる。

いくつかのそのような位相補間器は、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、基準電圧と負荷トランジスタのゲートとの間に結合されたコンデンサをさらに含むことができる。

いくつかのそのような位相補間器において、コンデンサは、動作周波数に基づいて位相補間器の線形性を可能にすることができるプログラム可能なコンデンサを含むことができる。

いくつかのそのような位相補間器において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、抵抗器は、プログラム可能な抵抗器でもよく、抵抗器の値およびコンデンサの値は、能動インダクタ負荷のインピーダンスを確立するように選択可能でもよい。

いくつかのそのような位相補間器は、複数の電流シンクをさらに含むことができ、各電流シンクは、トランジスタの対応する対に結合することができる。

いくつかのそのような位相補間器において、複数の電流シンクにおける電流の独立制御を可能にするために、複数の電流シンクのそれぞれは対応する制御信号を受け取るように結合することができる。

いくつかのそのような位相補間器において、各トランジスタ対は、第１のトランジスタに並列に結合された第１の電流スケーリングトランジスタと、第２のトランジスタに並列に結合された第２の電流スケーリングトランジスタとを含むことができる。

いくつかのそのような位相補間器は、複数のトランジスタ対の各トランジスタ対に関して、第１のトランジスタおよび第２のトランジスタのそれぞれにおける電流を制御するように構成された第１の電流シンクと、第１の電流スケーリングトランジスタおよび第２の電流スケーリングトランジスタにおける電流を制御するように構成された第２の電流シンクとをさらに含むことができる。

いくつかのそのような位相補間器において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれは、負荷トランジスタに並列に結合された負荷電流スケーリングトランジスタを含むことができる。

別の例において、集積回路に位相補間器を実装する方法を提供することができる。

集積回路に位相補間器を実装するそのような方法は、複数のトランジスタ対を実装することであって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタをおよび第２の出力ノードに結合された第２のトランジスタを有する、実装することと、基準電圧と第１の出力ノードとの間で第１の能動インダクタ負荷を構成することと、基準電圧と第２の出力ノードとの間で第２の能動インダクタ負荷を構成することと、各トランジスタ対に関して、複数のクロック信号のうちの、トランジスタ対に関連付けられた第１のクロック信号を第１のトランジスタのゲートに結合することと、各トランジスタ対に関して、反転された第１のクロック信号を第２のトランジスタのゲートに結合することと、複数のクロック信号に基づいて出力クロック信号を生成することとを含むことができる。

いくつかのそのような方法において、基準電圧と第１の出力ノードとの間で第１の能動インダクタ負荷を構成することは、第１の抵抗器を第１の負荷トランジスタのゲートとソースとの間に結合することを含み、基準電圧と第２の出力ノードとの間で第２の能動インダクタ負荷を構成することは、第２の抵抗器を第２の負荷トランジスタのゲートとソースとの間に結合することを含むことができる。

いくつかのそのような方法は、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、コンデンサを基準電圧と負荷トランジスタのゲートとの間に結合することをさらに含むことができる。

いくつかのそのような方法において、コンデンサは、プログラム可能なコンデンサを含むことができ、本方法は、動作周波数に基づいてコンデンサをプログラムすることをさらに含むことができる。

いくつかのそのような方法において、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、抵抗器は、プログラム可能な抵抗器でもよく、本方法は、能動負荷のインピーダンスを確立するように抵抗器の値およびコンデンサの値を選択することをさらに含むことができる。

いくつかのそのような方法は、複数の電流シンクを実装することをさらに含むことができ、各電流シンクは、トランジスタの対応する対に結合することができる。

いくつかのそのような方法は、複数の電流シンクにおける電流の独立制御を可能にするために対応する制御信号を結合することをさらに含むことができる。

いくつかのそのような方法は、各トランジスタ対に関して、第１のトランジスタに並列の第１の電流スケーリングトランジスタと、第２のトランジスタに並列の第２の電流スケーリングトランジスタとを結合することをさらに含むことができる。

いくつかのそのような方法は、各トランジスタ対に関して、第１のトランジスタおよび第２のトランジスタのそれぞれにおける電流を制御するように第１の電流シンクと、第１の電流スケーリングトランジスタおよび第２の電流スケーリングトランジスタにおける電流を制御するように第２の電流シンクとを構成することをさらに含むことができる。

いくつかのそのような方法は、第１の能動インダクタ負荷および第２の能動インダクタ負荷のそれぞれに関して、負荷電流スケーリングトランジスタを負荷トランジスタに並列に結合することをさらに含むことができる。

したがって、位相補間器を集積回路に実装するための回路および実装する方法に新規であるものを説明してきたことを理解することができる。開示した本発明を組み込む数多くの代替および同等物が存在するとみなされることが当業者によって理解されよう。結果として、本発明は、前述の実施形態によって限定されないが、以下の特許請求の範囲によってのみ限定されるものとする。

Claims (15)

1. クロック信号を導出するために集積回路に実装された位相補間器であって、
   複数のクロック信号を受け取るように結合された複数の入力部と、
   複数のトランジスタ対であって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有し、前記トランジスタ対に関連付けられた第１のクロック信号が、前記第１のトランジスタのゲートに結合され、前記トランジスタ対に関連付けられた反転された第１のクロック信号が、前記第２のトランジスタのゲートに結合される、複数のトランジスタ対と、
   前記第１の出力ノードに結合された第１の能動インダクタ負荷と、
   前記第２の出力ノードに結合された第２の能動インダクタ負荷と
   を備え、
   前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれが、負荷トランジスタと、前記負荷トランジスタのゲートと電流ノードとの間に結合された抵抗器とを備える、位相補間器。
2. 前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれに関して、基準電圧と前記負荷トランジスタの前記ゲートとの間に結合されたコンデンサをさらに備える、請求項１に記載の位相補間器。
3. 前記コンデンサが、動作周波数に基づいて前記位相補間器の線形性を可能にするプログラム可能なコンデンサを含む、請求項２に記載の位相補間器。
4. 前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれに関して、前記抵抗器がプログラム可能な抵抗器であり、前記抵抗器の値および前記コンデンサの値が、前記能動インダクタ負荷のインピーダンスを確立するように選択可能である、請求項３に記載の位相補間器。
5. 複数の電流シンクをさらに備え、各電流シンクがトランジスタの対応する対に結合され、前記複数の電流シンクにおける電流の独立制御を可能にするために、前記複数の電流シンクのそれぞれが対応する制御信号を受け取るように結合される、請求項１から４のいずれか一項に記載の位相補間器。
6. 各トランジスタ対が、前記第１のトランジスタに並列に結合された第１の電流スケーリングトランジスタと、前記第２のトランジスタに並列に結合された第２の電流スケーリングトランジスタとを備える、請求項１から５のいずれか一項に記載の位相補間器。
7. 前記複数のトランジスタ対の各トランジスタ対に関して、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれにおける電流を制御するように構成された第１の電流シンクと、前記第１の電流スケーリングトランジスタおよび前記第２の電流スケーリングトランジスタにおける電流を制御するように構成された第２の電流シンクとをさらに備える、請求項６に記載の位相補間器。
8. 前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれが、前記負荷トランジスタに並列に結合された負荷電流スケーリングトランジスタを備える、請求項７に記載の位相補間器。
9. クロック信号を導出するために位相補間器を集積回路に実装する方法であって、
   複数のトランジスタ対を実装することであって、各トランジスタ対が、第１の出力ノードに結合された第１のトランジスタおよび第２の出力ノードに結合された第２のトランジスタを有する、実装することと、
   基準電圧と前記第１の出力ノードとの間で第１の能動インダクタ負荷を構成することと、
   前記基準電圧と前記第２の出力ノードとの間で第２の能動インダクタ負荷を構成することと、
   各トランジスタ対に関して、複数のクロック信号のうちの、前記トランジスタ対に関連付けられた第１のクロック信号を前記第１のトランジスタのゲートに結合することと、
   各トランジスタ対に関して、反転された第１のクロック信号を前記第２のトランジスタのゲートに結合することと、
   前記複数のクロック信号に基づいて出力クロック信号を生成することとを含み、
   基準電圧と前記第１の出力ノードとの間で第１の能動インダクタ負荷を構成することが、第１の抵抗器を第１の負荷トランジスタのゲートとソースとの間に結合することを含み、前記基準電圧と前記第２の出力ノードとの間で第２の能動インダクタ負荷を構成することが、第２の抵抗器を第２の負荷トランジスタのゲートとソースとの間に結合することを含む、方法。
10. 前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれに関して、コンデンサを前記基準電圧と前記負荷トランジスタの前記ゲートとの間に結合することをさらに含む、請求項９に記載の方法。
11. 前記コンデンサがプログラム可能なコンデンサを含み、前記方法が、動作周波数に基づいて前記コンデンサをプログラムすることをさらに含む、請求項１０に記載の方法。
12. 前記第１の能動インダクタ負荷および前記第２の能動インダクタ負荷のそれぞれに関して、前記抵抗器がプログラム可能な抵抗器であり、前記方法が、前記能動インダクタ負荷のインピーダンスを確立するように前記抵抗器の値および前記コンデンサの値を選択することをさらに含む、請求項１１に記載の方法。
13. 複数の電流シンクを実装することであって、各電流シンクが、トランジスタの対応する対に結合される、実装することと、前記複数の電流シンクにおける電流の独立制御を可能にするように対応する制御信号を結合することとをさらに含む、請求項９に記載の方法。
14. 各トランジスタ対に関して、前記第１のトランジスタに並列の第１の電流スケーリングトランジスタと、前記第２のトランジスタに並列の第２の電流スケーリングトランジスタとを結合することをさらに含む、請求項１０に記載の方法。
15. 各トランジスタ対に関して、前記第１のトランジスタおよび前記第２のトランジスタのそれぞれにおける電流を制御するように第１の電流シンクを構成することと、前記第１の電流スケーリングトランジスタおよび前記第２の電流スケーリングトランジスタにおける電流を制御するように第２の電流シンクを構成することとをさらに含む、請求項１４に記載の方法。

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