JP2000165201A - 高チュ―ニング性ｃｍｏｓ遅延素子 - Google Patents
高チュ―ニング性ｃｍｏｓ遅延素子Info
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- H03K3/0322—Ring oscillators with differential cells
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Abstract
(57)【要約】
【課題】 差動増幅器に基づいたＣＭＯＳ遅延素子のチ
ューニング可能範囲を拡張する方法、及びこのような方
法により拡張されたチューニング可能範囲を有する遅延
素子を提供すること。 【解決手段】 遅延素子は、差動増幅器（Ｍ１５，Ｍ
８，Ｍ２，Ｍ６，Ｍ５）から成り、負荷トランジスター
（Ｍ２，Ｍ５）は、ソースフォロワー構成にて接続され
た夫々のゲート・バイアス・トランジスター（Ｍ２１，
Ｍ２２）に接続され、かつ、負荷トランジスター（Ｍ
２，Ｍ５）の各々が表わす正インピーダンスに並列の負
インピーダンスを実現するフィードバック・トランジス
ター（Ｍ３，Ｍ４）にも接続される。遅延の変調は、負
荷トランジスター（Ｍ２，Ｍ５）、フィードバック・ト
ランジスター（Ｍ３，Ｍ４）及びゲート・バイアス・ト
ランジスター（Ｍ２１，Ｍ２２）のバイアス電流を変調
することにより達成される。
ューニング可能範囲を拡張する方法、及びこのような方
法により拡張されたチューニング可能範囲を有する遅延
素子を提供すること。 【解決手段】 遅延素子は、差動増幅器（Ｍ１５，Ｍ
８，Ｍ２，Ｍ６，Ｍ５）から成り、負荷トランジスター
（Ｍ２，Ｍ５）は、ソースフォロワー構成にて接続され
た夫々のゲート・バイアス・トランジスター（Ｍ２１，
Ｍ２２）に接続され、かつ、負荷トランジスター（Ｍ
２，Ｍ５）の各々が表わす正インピーダンスに並列の負
インピーダンスを実現するフィードバック・トランジス
ター（Ｍ３，Ｍ４）にも接続される。遅延の変調は、負
荷トランジスター（Ｍ２，Ｍ５）、フィードバック・ト
ランジスター（Ｍ３，Ｍ４）及びゲート・バイアス・ト
ランジスター（Ｍ２１，Ｍ２２）のバイアス電流を変調
することにより達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳアナログ
集積回路に係り、特に、該回路の一部を形成して特にリ
ング発振器や遅延ロック回路を実現するのに使用される
遅延素子のチューニング範囲を拡張するための方法、及
びそのようにして得られた高チューニング性遅延素子に
関する。
集積回路に係り、特に、該回路の一部を形成して特にリ
ング発振器や遅延ロック回路を実現するのに使用される
遅延素子のチューニング範囲を拡張するための方法、及
びそのようにして得られた高チューニング性遅延素子に
関する。
【０００２】
【従来の技術】本質的に、遅延素子は、信号を減衰させ
ないための増幅素子と、入力電圧をその出力にて再生す
る負荷とにより形成される。遅延は、増幅器が入力電圧
を負荷上に再生するのに要する時間に依存する。最も普
通の用途では、複数の遅延素子が、カスケード状に接続
され、制御された遅延線又はリング発振器を形成する。
この種の装置を設計する際、極めて重要なのは、遅延や
増幅を実現する基本ブロックの構造の選択である。最も
普通の選択は、差動増幅器に基づいた構造を用いること
である。というのは、それを用いることにより、容量性
結合を原因としてコモンモードにて信号に加わるノイズ
の効果が低減されるからである。さらに、選択される素
子は、導入される遅延の可変性を確保し、チューナブル
遅延線又はリング発振器を実現しなければならない。チ
ューニング性の問題に直面する際には、動作条件（電源
電圧や温度）に対する構成要素の極端な感応性に加え
て、異なるサンプル(specimen)の特性の広がり（すなわ
ち、個々のサンプルを実現するためのプロセス条件の変
動を原因とする特性の広がり）の問題を明確に克服しな
ければならない。従って、装置は、動作条件及びプロセ
ス条件が変化しても要件全てを満たすように、高い柔軟
性を示さなければならない。特に、個々の遅延素子のチ
ューニング可能範囲は、動作条件及びプロセス条件が如
何なるものであろうとも、少なくとも特定の遅延の達成
（よって、チューナブル発振器の場合には特定の発振周
波数の達成）を保証しなければならない。これまでのと
ころ、差動構造を特徴とする種々の遅延素子が、上記目
的を達成するために示されてきた。
ないための増幅素子と、入力電圧をその出力にて再生す
る負荷とにより形成される。遅延は、増幅器が入力電圧
を負荷上に再生するのに要する時間に依存する。最も普
通の用途では、複数の遅延素子が、カスケード状に接続
され、制御された遅延線又はリング発振器を形成する。
この種の装置を設計する際、極めて重要なのは、遅延や
増幅を実現する基本ブロックの構造の選択である。最も
普通の選択は、差動増幅器に基づいた構造を用いること
である。というのは、それを用いることにより、容量性
結合を原因としてコモンモードにて信号に加わるノイズ
の効果が低減されるからである。さらに、選択される素
子は、導入される遅延の可変性を確保し、チューナブル
遅延線又はリング発振器を実現しなければならない。チ
ューニング性の問題に直面する際には、動作条件（電源
電圧や温度）に対する構成要素の極端な感応性に加え
て、異なるサンプル(specimen)の特性の広がり（すなわ
ち、個々のサンプルを実現するためのプロセス条件の変
動を原因とする特性の広がり）の問題を明確に克服しな
ければならない。従って、装置は、動作条件及びプロセ
ス条件が変化しても要件全てを満たすように、高い柔軟
性を示さなければならない。特に、個々の遅延素子のチ
ューニング可能範囲は、動作条件及びプロセス条件が如
何なるものであろうとも、少なくとも特定の遅延の達成
（よって、チューナブル発振器の場合には特定の発振周
波数の達成）を保証しなければならない。これまでのと
ころ、差動構造を特徴とする種々の遅延素子が、上記目
的を達成するために示されてきた。
【０００３】B.Razaviによる文献「モノリシック位相ロ
ックループの設計及びクロック回復回路−チュートリア
ル(Design of Monolithic Phase-Locked Loops and Clo
ck Recovery Circuits - A Tutorial)」（著書「モノリ
シック位相ロックループの設計及びクロック回復回路−
理論と設計(Monolithic phase-locked loops and clock
recovery circuits - Theory and Design) 」（B.Raza
viにより編集、インスティチュート・オブ・エレクトリ
カル・アンド・エレクトロニクス・エンジニア社により
発行、ニューヨーク、米国、１９９６年）の第１頁以降
に記載）には、本質的に差動増幅器から成るＣＭＯＳ回
路が開示されており、負荷トランジスターのゲートは、
夫々のソースフォロワーステージによりバイアスが加え
られてトランジスターのゲート−ソース電圧降下を補償
し、ＣＭＯＳ技術において普通に用いられる低電圧値で
の動作を可能にする。ソースフォロワーステージのトラ
ンジスターは、一定の電流によりバイアスが加えられ
る。遅延の変調は、一対のＮ型トランジスターを通って
流れる静止電流(rest current)を変調することにより得
られる。これらの一対のＮ型トランジスターは、正のロ
ーカル・フィードバックを導入し、関連の小信号に対し
て、Ｐ型負荷トランジスターの正インピーダンスに並列
の負インピーダンスをそれぞれ形成する。発振振幅の安
定性を保証するために、負荷トランジスターの静止電流
は、一定に保たれる。このことは、差動ステージやフィ
ードバックステージに供給する電流ミラーを、それぞれ
の電流の総和が一定になるように駆動することで達成し
得る。この文献には、回路が発振器として使用される際
には約１オクターブ（最大周波数は最小周波数の約２
倍）のチューニング可能範囲を有することが記載されて
いる。この境界は、フィードバック・トランジスターの
トランスコンダクタンスが負荷トランジスターのトラン
スコンダクタンスを越えることができないことから設定
され、（負荷トランジスターの正インピーダンスと夫々
のフィードバック・トランジスターの負インピーダンス
間の並列接続から生じる）負荷の全インピーダンスが負
となり回路を不安定にすることを防止する。このサイズ
の範囲自体は、特に、高い柔軟性が要求される（例えば
百ＭＨｚから１ＧＨｚより大きい範囲の発振周波数が達
成される）ような集積回路内で使用される発振器での用
途にとっては十分なものでない。さらに、実際には、製
造プロセス条件及び動作条件の変動を原因とする構成要
素の特性の広がりにより、範囲自身の大きさに匹敵する
大きさのチューニング可能範囲の上限及び下限の変動を
生じることを経験しており、このことは更に実際に保証
される範囲を狭める。
ックループの設計及びクロック回復回路−チュートリア
ル(Design of Monolithic Phase-Locked Loops and Clo
ck Recovery Circuits - A Tutorial)」（著書「モノリ
シック位相ロックループの設計及びクロック回復回路−
理論と設計(Monolithic phase-locked loops and clock
recovery circuits - Theory and Design) 」（B.Raza
viにより編集、インスティチュート・オブ・エレクトリ
カル・アンド・エレクトロニクス・エンジニア社により
発行、ニューヨーク、米国、１９９６年）の第１頁以降
に記載）には、本質的に差動増幅器から成るＣＭＯＳ回
路が開示されており、負荷トランジスターのゲートは、
夫々のソースフォロワーステージによりバイアスが加え
られてトランジスターのゲート−ソース電圧降下を補償
し、ＣＭＯＳ技術において普通に用いられる低電圧値で
の動作を可能にする。ソースフォロワーステージのトラ
ンジスターは、一定の電流によりバイアスが加えられ
る。遅延の変調は、一対のＮ型トランジスターを通って
流れる静止電流(rest current)を変調することにより得
られる。これらの一対のＮ型トランジスターは、正のロ
ーカル・フィードバックを導入し、関連の小信号に対し
て、Ｐ型負荷トランジスターの正インピーダンスに並列
の負インピーダンスをそれぞれ形成する。発振振幅の安
定性を保証するために、負荷トランジスターの静止電流
は、一定に保たれる。このことは、差動ステージやフィ
ードバックステージに供給する電流ミラーを、それぞれ
の電流の総和が一定になるように駆動することで達成し
得る。この文献には、回路が発振器として使用される際
には約１オクターブ（最大周波数は最小周波数の約２
倍）のチューニング可能範囲を有することが記載されて
いる。この境界は、フィードバック・トランジスターの
トランスコンダクタンスが負荷トランジスターのトラン
スコンダクタンスを越えることができないことから設定
され、（負荷トランジスターの正インピーダンスと夫々
のフィードバック・トランジスターの負インピーダンス
間の並列接続から生じる）負荷の全インピーダンスが負
となり回路を不安定にすることを防止する。このサイズ
の範囲自体は、特に、高い柔軟性が要求される（例えば
百ＭＨｚから１ＧＨｚより大きい範囲の発振周波数が達
成される）ような集積回路内で使用される発振器での用
途にとっては十分なものでない。さらに、実際には、製
造プロセス条件及び動作条件の変動を原因とする構成要
素の特性の広がりにより、範囲自身の大きさに匹敵する
大きさのチューニング可能範囲の上限及び下限の変動を
生じることを経験しており、このことは更に実際に保証
される範囲を狭める。
【０００４】
【発明が解決しようとする課題】本発明により、特許請
求の範囲に記載のように、差動増幅器に基づいたＣＭＯ
Ｓ遅延素子のチューニング可能範囲を拡張する方法、及
びこのような方法により拡張されたチューニング可能範
囲を有する遅延素子が提供される。本発明は、さらに本
発明の遅延素子を用いたリング発振器用又は遅延ロック
回路用の遅延線を提供する。
求の範囲に記載のように、差動増幅器に基づいたＣＭＯ
Ｓ遅延素子のチューニング可能範囲を拡張する方法、及
びこのような方法により拡張されたチューニング可能範
囲を有する遅延素子が提供される。本発明は、さらに本
発明の遅延素子を用いたリング発振器用又は遅延ロック
回路用の遅延線を提供する。
【０００５】
【実施例】より明確にするために、添付図面が参照され
る。図１は、遅延素子の回路図である。図２は、本発明
による回路のバイアス電流のグラフである。図３は、公
知技術により使用される回路のバイアス電流のグラフを
比較のために示す。
る。図１は、遅延素子の回路図である。図２は、本発明
による回路のバイアス電流のグラフである。図３は、公
知技術により使用される回路のバイアス電流のグラフを
比較のために示す。
【０００６】本発明による遅延素子を、図１に示す。こ
の図は、上記引用したB.Razaviによる文献に記載された
ものと実質的に同じであるが（特に第３５図参照）、負
荷トランジスターとフィードバック・トランジスターの
バイアスを得る方法が異なっており、このことが本発明
の特異な特徴であり、結果としてより広いチューニング
可能範囲が得られる。上述のように、遅延素子は、（Ｎ
型）トランジスターＭ８、Ｍ６、Ｍ１５と（Ｐ型）トラ
ンジスターＭ２、Ｍ５により形成された従来の差動増幅
器を含み、これら２つのＰ型トランジスターが負荷を形
成する。遅延すべき信号が、２つのトランジスターＭ
６、Ｍ８のゲート（それぞれＶｉ−とＶｉ＋）に加えら
れ、出力電圧は、トランジスターＭ５、Ｍ６のドレイン
及びトランジスターＭ２、Ｍ８のドレインに共通した地
点（それぞれＶｏ−とＶｏ＋）に存在する。トランジス
ターＭ１５は、増幅器のバイアス・トランジスターであ
り、可変制御電圧が、そのゲートに加えられ、可変ドレ
イン電流Ｉｐを発生する。可変ドレイン電流Ｉｐは、一
対のフィードバック・トランジスターＭ３、Ｍ４により
供給される可変電流Ｉｎに加えられるなら、差動ステー
ジのバイアス電流（特に負荷トランジスターのバイアス
電流）を表す。
の図は、上記引用したB.Razaviによる文献に記載された
ものと実質的に同じであるが（特に第３５図参照）、負
荷トランジスターとフィードバック・トランジスターの
バイアスを得る方法が異なっており、このことが本発明
の特異な特徴であり、結果としてより広いチューニング
可能範囲が得られる。上述のように、遅延素子は、（Ｎ
型）トランジスターＭ８、Ｍ６、Ｍ１５と（Ｐ型）トラ
ンジスターＭ２、Ｍ５により形成された従来の差動増幅
器を含み、これら２つのＰ型トランジスターが負荷を形
成する。遅延すべき信号が、２つのトランジスターＭ
６、Ｍ８のゲート（それぞれＶｉ−とＶｉ＋）に加えら
れ、出力電圧は、トランジスターＭ５、Ｍ６のドレイン
及びトランジスターＭ２、Ｍ８のドレインに共通した地
点（それぞれＶｏ−とＶｏ＋）に存在する。トランジス
ターＭ１５は、増幅器のバイアス・トランジスターであ
り、可変制御電圧が、そのゲートに加えられ、可変ドレ
イン電流Ｉｐを発生する。可変ドレイン電流Ｉｐは、一
対のフィードバック・トランジスターＭ３、Ｍ４により
供給される可変電流Ｉｎに加えられるなら、差動ステー
ジのバイアス電流（特に負荷トランジスターのバイアス
電流）を表す。
【０００７】フィードバック・トランジスターＭ３、Ｍ
４（これらもＮ型）は、それぞれＭ２とＭ５のドレイン
に接続されたゲートを有し、かつ、負荷トランジスター
Ｍ２、Ｍ５に並列に設定された負インピーダンスを形成
する。これら２つのトランジスターＭ３、Ｍ４は、トラ
ンジスターＭ１６によりバイアスが加えられる。トラン
ジスターＭ１６のゲートには、可変制御電圧Ｖｎが加え
られ、フィードバック・トランジスターＭ３、Ｍ４のバ
イアス電流を形成する可変ドレイン電流を生じさせる。
さらに、負荷トランジスターＭ２、Ｍ５は、それぞれト
ランジスターＭ２３、Ｍ２４によりバイアスが加えられ
たトランジスターＭ２１、Ｍ２２に接続され、２つのソ
ースフォロワーステージを実現している。トランジスタ
ーＭ２３、Ｍ２４は、負荷トランジスターＭ２、Ｍ５の
ゲートに正確にバイアスを加える役割を有し、よって、
これらのトランジスターＭ２、Ｍ５のドレインで生じる
電圧変化と同じ電圧変化をそれらのゲートにてより低い
静止電圧(rest voltage)にて再生し、それにより、シス
テムの正確な動作に影響を与えることなく、出力電圧の
上限を電源電圧にほぼ等しい値まで増大させる。参照符
号Ｉｃは、トランジスターＭ２３、Ｍ２４のドレイン電
流（ソースフォロワーステージのトランジスターＭ２
１、Ｍ２２のバイアス電流）を示し、これは、Ｍ２３、
Ｍ２４のゲートに加えられる制御電圧Ｖｃを用いて得ら
れる。
４（これらもＮ型）は、それぞれＭ２とＭ５のドレイン
に接続されたゲートを有し、かつ、負荷トランジスター
Ｍ２、Ｍ５に並列に設定された負インピーダンスを形成
する。これら２つのトランジスターＭ３、Ｍ４は、トラ
ンジスターＭ１６によりバイアスが加えられる。トラン
ジスターＭ１６のゲートには、可変制御電圧Ｖｎが加え
られ、フィードバック・トランジスターＭ３、Ｍ４のバ
イアス電流を形成する可変ドレイン電流を生じさせる。
さらに、負荷トランジスターＭ２、Ｍ５は、それぞれト
ランジスターＭ２３、Ｍ２４によりバイアスが加えられ
たトランジスターＭ２１、Ｍ２２に接続され、２つのソ
ースフォロワーステージを実現している。トランジスタ
ーＭ２３、Ｍ２４は、負荷トランジスターＭ２、Ｍ５の
ゲートに正確にバイアスを加える役割を有し、よって、
これらのトランジスターＭ２、Ｍ５のドレインで生じる
電圧変化と同じ電圧変化をそれらのゲートにてより低い
静止電圧(rest voltage)にて再生し、それにより、シス
テムの正確な動作に影響を与えることなく、出力電圧の
上限を電源電圧にほぼ等しい値まで増大させる。参照符
号Ｉｃは、トランジスターＭ２３、Ｍ２４のドレイン電
流（ソースフォロワーステージのトランジスターＭ２
１、Ｍ２２のバイアス電流）を示し、これは、Ｍ２３、
Ｍ２４のゲートに加えられる制御電圧Ｖｃを用いて得ら
れる。
【０００８】本発明により、遅延（又は周波数）のチュ
ーニング可能範囲を拡張するために、Ｉｐ、Ｉｎを変化
させることに加えて、トランジスターＭ２１、Ｍ２２の
バイアス電流Ｉｃ（Ｍ２３又はＭ２４のドレイン電流）
もまた、遅延が減少するにつれて増大するように変化さ
せる。さらに、電流Ｉｐ、Ｉｎの変調は、（公知技術の
ように）共通の制御電圧からはもはや影響されず、独立
の方法によってでしか影響されない。その結果、フィー
ドバック・トランジスターと負荷トランジスターにおけ
る電流の総和は、直線的に増加し、もはや一定ではない
（すなわち、Ｎ型トランジスターとＰ型トランジスター
間での対称的な配分はもはや存在しない）。従って、ト
ランジスターＭ２１、Ｍ２２は、公知技術のように単純
なソースフォロワー素子としてはもはや使用されず、後
に説明する方法により遅延のチューニングに関与する。
ーニング可能範囲を拡張するために、Ｉｐ、Ｉｎを変化
させることに加えて、トランジスターＭ２１、Ｍ２２の
バイアス電流Ｉｃ（Ｍ２３又はＭ２４のドレイン電流）
もまた、遅延が減少するにつれて増大するように変化さ
せる。さらに、電流Ｉｐ、Ｉｎの変調は、（公知技術の
ように）共通の制御電圧からはもはや影響されず、独立
の方法によってでしか影響されない。その結果、フィー
ドバック・トランジスターと負荷トランジスターにおけ
る電流の総和は、直線的に増加し、もはや一定ではない
（すなわち、Ｎ型トランジスターとＰ型トランジスター
間での対称的な配分はもはや存在しない）。従って、ト
ランジスターＭ２１、Ｍ２２は、公知技術のように単純
なソースフォロワー素子としてはもはや使用されず、後
に説明する方法により遅延のチューニングに関与する。
【０００９】換言すれば、本発明の目的は、遅延を低減
させるように、負荷トランジスターＭ２、Ｍ５のインピ
ーダンスを変えることである。この目的のため、前記イ
ンピーダンスを低減することにより、制御電流Ｉｃを増
大させる。さらに、負荷トランジスターのインピーダン
スが減少するにつれ回路利得が減少することを防ぐた
め、利得の安定条件を回復するように電流Ｉｐを増大す
る。Ｉｐの増大は、さらに、インピーダンスの低減を促
し、よって遅延の低減に資する。本発明によるバイアス
様式で得られる電流値は、図２のような振る舞いを示
す。この図において、縦座標は、Ｉｐ、Ｉｎ、Ｉｃの値
（単位：μＡ）を示す。横座表は、制御信号（この場合
では、３つの電圧Ｖｐ、Ｖｎ、Ｖｃを導出し得る信号）
の値を任意単位にて与える。該制御信号は、回路で使用
される遅延素子がチューニング範囲全体を越えることを
可能にする。最小の横座標は、最大遅延に対応する（よ
って、発振器において使用される際には、最低の発振周
波数に対応する）。
させるように、負荷トランジスターＭ２、Ｍ５のインピ
ーダンスを変えることである。この目的のため、前記イ
ンピーダンスを低減することにより、制御電流Ｉｃを増
大させる。さらに、負荷トランジスターのインピーダン
スが減少するにつれ回路利得が減少することを防ぐた
め、利得の安定条件を回復するように電流Ｉｐを増大す
る。Ｉｐの増大は、さらに、インピーダンスの低減を促
し、よって遅延の低減に資する。本発明によるバイアス
様式で得られる電流値は、図２のような振る舞いを示
す。この図において、縦座標は、Ｉｐ、Ｉｎ、Ｉｃの値
（単位：μＡ）を示す。横座表は、制御信号（この場合
では、３つの電圧Ｖｐ、Ｖｎ、Ｖｃを導出し得る信号）
の値を任意単位にて与える。該制御信号は、回路で使用
される遅延素子がチューニング範囲全体を越えることを
可能にする。最小の横座標は、最大遅延に対応する（よ
って、発振器において使用される際には、最低の発振周
波数に対応する）。
【００１０】公知技術に関する図３の対応図（電流Ｉ
ｎ、Ｉｐと制御電流Ｉｃの総和は一定）と比較して、図
２が示していることは、本発明が、ＩｐとＩｃの共同増
加により、よって負荷トランジスターのインピーダンス
Ｚ１の減少により、少なくとも遅延の変動範囲をかなり
下方に拡張すること（よって、周波数のチューニング範
囲を上方に拡張すること）を保証していることである。
上記既に述べたように、トランジスターＭ２１とＭ２
（又はＭ２２とＭ５）間のソースフォロワー接続が与え
られると、トランジスターＭ２１、Ｍ２２の電流Ｉｃの
増加により、トランジスターＭ２、Ｍ５のゲート−ソー
ス電圧Ｖｇｓが増大する。その結果、同トランジスター
のトランスコンダクタンスは増加し、それらのインピー
ダンスＺ１は減少し、よって、遅延は減少する。負荷ト
ランジスターＭ２、Ｍ５とフィードバック・トランジス
ターＭ２１、Ｍ２２の間でのＩｐとＩｎの一様な配分に
より課せられる拘束はもはや存在しないので、Ｉｐの増
加は、Ｉｎの減少より急速に起こり得る。負インピーダ
ンスＺ２が絶対値にて十分に大きいという条件にて、上
記状況は起こり、このことは、Ｉｃが増加するにつれフ
ィードバックステージの電流Ｉｎが減少するという理由
から、生じる。Ｚ１の減少は、安定条件（Ｚ１＜｜Ｚ２
｜）を保つのを助ける。
ｎ、Ｉｐと制御電流Ｉｃの総和は一定）と比較して、図
２が示していることは、本発明が、ＩｐとＩｃの共同増
加により、よって負荷トランジスターのインピーダンス
Ｚ１の減少により、少なくとも遅延の変動範囲をかなり
下方に拡張すること（よって、周波数のチューニング範
囲を上方に拡張すること）を保証していることである。
上記既に述べたように、トランジスターＭ２１とＭ２
（又はＭ２２とＭ５）間のソースフォロワー接続が与え
られると、トランジスターＭ２１、Ｍ２２の電流Ｉｃの
増加により、トランジスターＭ２、Ｍ５のゲート−ソー
ス電圧Ｖｇｓが増大する。その結果、同トランジスター
のトランスコンダクタンスは増加し、それらのインピー
ダンスＺ１は減少し、よって、遅延は減少する。負荷ト
ランジスターＭ２、Ｍ５とフィードバック・トランジス
ターＭ２１、Ｍ２２の間でのＩｐとＩｎの一様な配分に
より課せられる拘束はもはや存在しないので、Ｉｐの増
加は、Ｉｎの減少より急速に起こり得る。負インピーダ
ンスＺ２が絶対値にて十分に大きいという条件にて、上
記状況は起こり、このことは、Ｉｃが増加するにつれフ
ィードバックステージの電流Ｉｎが減少するという理由
から、生じる。Ｚ１の減少は、安定条件（Ｚ１＜｜Ｚ２
｜）を保つのを助ける。
【００１１】さらに、現在のところ好適な応用であるリ
ング発振器への応用に関しては、発振の振幅が、負荷ト
ランジスターを流れる全電流と負荷トランジスターのイ
ンピーダンスの積により与えられるので、Ｉｃの増加及
びその結果としてのＺ１の減少が、周波数の増加に伴っ
て発振振幅の安定性を保証することが明らかとなってい
る。電流Ｉｃ、Ｉｎ、Ｉｐの適切な変動範囲は以下の通
りとできる。 Ｉｃ： 最小値として３〜１０μＡ、最大値として５０
〜１００μＡ Ｉｐ： 最小値として５〜１５μＡ、最大値として２２
０〜３５０μＡ Ｉｎ： 最小値として０μＡ、最大値として９０〜１５
０μＡ
ング発振器への応用に関しては、発振の振幅が、負荷ト
ランジスターを流れる全電流と負荷トランジスターのイ
ンピーダンスの積により与えられるので、Ｉｃの増加及
びその結果としてのＺ１の減少が、周波数の増加に伴っ
て発振振幅の安定性を保証することが明らかとなってい
る。電流Ｉｃ、Ｉｎ、Ｉｐの適切な変動範囲は以下の通
りとできる。 Ｉｃ： 最小値として３〜１０μＡ、最大値として５０
〜１００μＡ Ｉｐ： 最小値として５〜１５μＡ、最大値として２２
０〜３５０μＡ Ｉｎ： 最小値として０μＡ、最大値として９０〜１５
０μＡ
【００１２】本発明によりバイアスが加えられた４つの
遅延素子を用いたリング発振器に対して行われた試験に
より、保証し得るチューニング可能範囲は、最小周波数
の６〜７倍に等しい大きさを有し、よって、公知技術に
より得ることができるものより十分に大きいことが分か
った。実施例では、約０．２２ＧＨｚ（高速Ｎ型トラン
ジスターと一般Ｐ型トランジスター）と約０．４ＧＨｚ
（一般Ｎ型トランジスターと高速Ｐ型トランジスター、
又は低速Ｎ型トランジスターと一般Ｐ型トランジスタ
ー）間で最小周波数が達成され、約２ＧＨｚ（低速のＮ
型及びＰ型トランジスター）と約３ＧＨｚ（一般Ｎ型ト
ランジスターと高速Ｐ型トランジスター）間で最大周波
数が達成された。比較のため、公知技術による遅延素子
を用いた同一の発振器では、０．５ＧＨｚと１ＧＨｚ間
で最小周波数が示され、１．１ＧＨｚと１．６ＧＨｚ間
で最大周波数が示された。これらの試験により、本発明
は、図２に示されるように採用された発振器における周
波数のチューニング範囲を上方に拡張できるだけでな
く、反対方向にも拡張できることが示された。実際の問
題として、チューニング可能範囲における下部では、公
知技術により取り付けられた（すなわち純粋のソースフ
ォロワー素子としての）トランジスターＭ２１、Ｍ２２
は、得ることができる最大遅延と最小遅延間のトレード
・オフとして静的にバイアスが加えられるのであるが、
本発明による上記説明した方法によるバイアス変動は、
チューニング可能範囲への寄与を可能にし、よって、チ
ューニング範囲が上方及び下方に拡張される。
遅延素子を用いたリング発振器に対して行われた試験に
より、保証し得るチューニング可能範囲は、最小周波数
の６〜７倍に等しい大きさを有し、よって、公知技術に
より得ることができるものより十分に大きいことが分か
った。実施例では、約０．２２ＧＨｚ（高速Ｎ型トラン
ジスターと一般Ｐ型トランジスター）と約０．４ＧＨｚ
（一般Ｎ型トランジスターと高速Ｐ型トランジスター、
又は低速Ｎ型トランジスターと一般Ｐ型トランジスタ
ー）間で最小周波数が達成され、約２ＧＨｚ（低速のＮ
型及びＰ型トランジスター）と約３ＧＨｚ（一般Ｎ型ト
ランジスターと高速Ｐ型トランジスター）間で最大周波
数が達成された。比較のため、公知技術による遅延素子
を用いた同一の発振器では、０．５ＧＨｚと１ＧＨｚ間
で最小周波数が示され、１．１ＧＨｚと１．６ＧＨｚ間
で最大周波数が示された。これらの試験により、本発明
は、図２に示されるように採用された発振器における周
波数のチューニング範囲を上方に拡張できるだけでな
く、反対方向にも拡張できることが示された。実際の問
題として、チューニング可能範囲における下部では、公
知技術により取り付けられた（すなわち純粋のソースフ
ォロワー素子としての）トランジスターＭ２１、Ｍ２２
は、得ることができる最大遅延と最小遅延間のトレード
・オフとして静的にバイアスが加えられるのであるが、
本発明による上記説明した方法によるバイアス変動は、
チューニング可能範囲への寄与を可能にし、よって、チ
ューニング範囲が上方及び下方に拡張される。
【００１３】これまで記載してきたことは限定的でない
例により単に与えられていること、及び本発明の範囲を
逸脱することなく変更と修正が可能であることは、明ら
かである。特に、たとえ遅延の減少について明細書にお
いて詳細に議論してきたとしても、遅延の増加も行うこ
とができる。この場合には、バイアス電流の反対方向の
変化が要求される。
例により単に与えられていること、及び本発明の範囲を
逸脱することなく変更と修正が可能であることは、明ら
かである。特に、たとえ遅延の減少について明細書にお
いて詳細に議論してきたとしても、遅延の増加も行うこ
とができる。この場合には、バイアス電流の反対方向の
変化が要求される。
【図１】遅延素子の回路図である。
【図２】本発明による回路のバイアス電流のグラフであ
る。
る。
【図３】公知技術により使用される回路のバイアス電流
のグラフである。
のグラフである。
Ｍ２、Ｍ５ 負荷トランジスター Ｍ３、Ｍ４ フィードバック・トランジスター Ｍ２１、Ｍ２２ ゲート・バイアス・トランジスター
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エマヌエレ・バリストレリ イタリー国 84091 バツテイパグリア、 ヴイア・ブリガ・エ・テンダ ７ (72)発明者 マルコ・ブルチオ イタリー国 10059 グルーグリアスコ （トリノ）、ヴイア・モンタナロ 17／１
Claims (3)
- 【請求項１】 負荷トランジスター（Ｍ２，Ｍ５）を含
む差動増幅器（Ｍ１５，Ｍ８，Ｍ２，Ｍ６，Ｍ５）に基
づいたＣＭＯＳ遅延素子のチューニング可能範囲を拡張
する方法であって、 該負荷トランジスター（Ｍ２，Ｍ５）は、第１のドーピ
ング型であり、それぞれゲート・バイアス・トランジス
ター（Ｍ２１，Ｍ２２）及びフィードバック・トランジ
スター（Ｍ３，Ｍ４）に接続され、前記ゲート・バイア
ス・トランジスター（Ｍ２１，Ｍ２２）は、それぞれソ
ースフォロワー構成にて接続され且つ第２のドーピング
型であり、前記フィードバック・トランジスター（Ｍ
３，Ｍ４）も、第２のドーピング型であり且つ負荷トラ
ンジスター（Ｍ２，Ｍ５）の各々により形成される正イ
ンピーダンスに並列に負インピーダンスを形成し、前記
負荷トランジスター（Ｍ２，Ｍ５）と前記フィードバッ
ク・トランジスター（Ｍ３，Ｍ４）は、導入される遅延
が変化する際反対方向に変化し得るそれぞれのバイアス
電流（Ｉｐ，Ｉｎ）によりバイアスが加えられる、上記
方法において、 ソースフォロワー構成にて接続された上記トランジスタ
ーは、バイアス電流（Ｉｃ）によりバイアスが加えら
れ、該バイアス電流（Ｉｃ）も、負荷トランジスター
（Ｍ２，Ｍ５）のインピーダンスが変化するように変化
させ、また、 負荷トランジスター（Ｍ２，Ｍ５）のバイアス電流（Ｉ
ｐ）を、フィードバック・トランジスター（Ｍ３，Ｍ
４）のバイアス電流（Ｉｎ）の最大値より大きい最大値
に到達するように変え、 それにより、負荷トランジスター（Ｍ２，Ｍ５）及びフ
ィードバック・トランジスター（Ｍ３，Ｍ４）の上記バ
イアス電流（Ｉｐ，Ｉｎ）の総和を、導入される遅延の
減少又は増加に伴って実質的に直線的に増加させること
を特徴とする上記方法。 - 【請求項２】 差動増幅器（Ｍ１５，Ｍ８，Ｍ２，Ｍ
６，Ｍ５）を含むＣＭＯＳ遅延素子であって、 第１のドーピング型である一対の負荷トランジスター
（Ｍ２，Ｍ５）が、それぞれゲート・バイアス・トラン
ジスター（Ｍ２１，Ｍ２２）及びフィードバック・トラ
ンジスター（Ｍ３，Ｍ４）に接続され、前記ゲート・バ
イアス・トランジスター（Ｍ２１，Ｍ２２）は、それぞ
れソースフォロワー構成にて接続され且つ第２のドーピ
ング型であり、前記フィードバック・トランジスター
（Ｍ３，Ｍ４）も、第２のドーピング型であり且つ負荷
トランジスター（Ｍ２，Ｍ５）の各々により表される正
インピーダンスに並列に負インピーダンスを形成し、ま
た、前記負荷トランジスター（Ｍ２，Ｍ５）と前記フィ
ードバック・トランジスター（Ｍ３，Ｍ４）は、それぞ
れ制御電圧（Ｖｐ，Ｖｎ）の夫々の発生器に接続され、
これらのトランジスターを通って流れる夫々のバイアス
電流（Ｉｐ，Ｉｎ）を変化させて該遅延素子により導入
される遅延を変化させる、上記ＣＭＯＳ遅延素子におい
て、 負荷トランジスター（Ｍ２，Ｍ５）のゲートにバイアス
を加える前記バイアス・トランジスター（Ｍ２１，Ｍ２
２）も、制御電圧（Ｖｃ）の発生器に接続され、該制御
電圧（Ｖｃ）は、前記バイアス・トランジスター（Ｍ２
１，Ｍ２２）を流れるバイアス電流（Ｉｃ）が直線的に
変化し得るようにして負荷トランジスター（Ｍ２，Ｍ
５）のインピーダンスを低減又は増加し、また、 前記負荷トランジスター（Ｍ２，Ｍ５）及び前記フィー
ドバック・トランジスター（Ｍ３，Ｍ４）に対する制御
電圧（Ｖｐ，Ｖｎ）の上記発生器は、負荷トランジスタ
ー（Ｍ２，Ｍ５）のバイアス電流（Ｉｐ）がフィードバ
ック・トランジスター（Ｍ３，Ｍ４）のバイアス電流
（Ｉｎ）の最大値より大きい最大値まで上昇するよう
に、バイアス電流（Ｉｐ，Ｉｎ）をこれらのトランジス
ターに流させ、 それにより、負荷トランジスター（Ｍ２，Ｍ５）及びフ
ィードバック・トランジスター（Ｍ３，Ｍ４）の前記バ
イアス電流（Ｉｐ，Ｉｎ）の総和を、導入される遅延の
減少又は増加に伴って実質的に直線的に増加させること
を特徴とする上記ＣＭＯＳ遅延素子。 - 【請求項３】 カスケード状のＣＭＯＳ遅延素子を含ん
だ、リング発振器用又は遅延ロック回路用の遅延線であ
って、各遅延素子が、請求項２に記載の高チューニング
可能範囲を有する遅延素子であることを特徴とする上記
遅延線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT98A000993 | 1998-11-26 | ||
| IT1998TO000993A IT1303203B1 (it) | 1998-11-26 | 1998-11-26 | Elemento di ritardo a elevata sintonizzabilita' realizzatoin tecnologia cmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000165201A true JP2000165201A (ja) | 2000-06-16 |
| JP3119653B2 JP3119653B2 (ja) | 2000-12-25 |
Family
ID=11417207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11332772A Expired - Fee Related JP3119653B2 (ja) | 1998-11-26 | 1999-11-24 | 高チューニング性ｃｍｏｓ遅延素子 |
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| Country | Link |
|---|---|
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| EP (1) | EP1005157B1 (ja) |
| JP (1) | JP3119653B2 (ja) |
| CA (1) | CA2290723C (ja) |
| DE (1) | DE69937938T2 (ja) |
| IT (1) | IT1303203B1 (ja) |
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|---|---|---|---|---|
| KR100400317B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기 장치의 지연 회로 |
| WO2003017487A1 (en) * | 2001-08-16 | 2003-02-27 | Koninklijke Philips Electronics N.V. | Ring oscillator stage |
| US7598788B2 (en) * | 2005-09-06 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth |
| DE102014005112A1 (de) | 2014-05-22 | 2015-11-26 | Emschergenossenschaft | Messung unterirdischer Bauwerke, insbesonder beim unterirdischen Vortrieb, mit Prismen |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576647A (en) * | 1995-06-22 | 1996-11-19 | Marvell Technology Group, Ltd. | Charge pump for phase lock loop |
| US5568099A (en) * | 1995-09-27 | 1996-10-22 | Cirrus Logic, Inc. | High frequency differential VCO with common biased clipper |
| US5714912A (en) * | 1996-08-22 | 1998-02-03 | Lsi Logic Corporation | VCO supply voltage regulator |
| US5994939A (en) * | 1998-01-14 | 1999-11-30 | Intel Corporation | Variable delay cell with a self-biasing load |
| TW388807B (en) * | 1998-10-21 | 2000-05-01 | Via Tech Inc | Low voltage and low jitter voltage controlled oscillator |
-
1998
- 1998-11-26 IT IT1998TO000993A patent/IT1303203B1/it active IP Right Grant
-
1999
- 1999-11-17 US US09/441,775 patent/US6255881B1/en not_active Expired - Lifetime
- 1999-11-24 JP JP11332772A patent/JP3119653B2/ja not_active Expired - Fee Related
- 1999-11-25 DE DE69937938T patent/DE69937938T2/de not_active Expired - Lifetime
- 1999-11-25 EP EP99123483A patent/EP1005157B1/en not_active Expired - Lifetime
- 1999-11-25 CA CA002290723A patent/CA2290723C/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| ITTO980993A1 (it) | 2000-05-26 |
| EP1005157A2 (en) | 2000-05-31 |
| JP3119653B2 (ja) | 2000-12-25 |
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| EP1005157B1 (en) | 2008-01-09 |
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| CA2290723C (en) | 2003-10-07 |
| IT1303203B1 (it) | 2000-10-30 |
| EP1005157A3 (en) | 2006-11-22 |
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| CA2290723A1 (en) | 2000-05-26 |
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