KR102580077B1 - 위상 보간기 및 위상 보간기의 구현 방법 - Google Patents

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Abstract

클록 신호를 생성하기 위해 집적 회로에 구현되는 위상 보간기가 설명된다. 위상 보간기는, 복수의 클록 신호를 수신하도록 연결된 복수의 입력(121); 복수의 트랜지스터 쌍(330, 332, 340, 342)으로서, 각 트랜지스터 쌍은 제1 출력 노드(310)에 연결된 제1 트랜지스터 및 제2 출력 노드(314)에 연결된 제2 트랜지스터를 갖고, 트랜지스터 쌍과 연관된 제1 클록 신호는 제1 트랜지스터의 게이트에 연결되고, 트랜지스터 쌍과 연관된 반전 제1 클록 신호는 제2 트랜지스터의 게이트에 연결되는 것인, 복수의 트랜지스터 쌍; 제1 출력 노드에 연결된 제1 액티브 인덕터 부하(308); 및 제2 출력 노드에 연결된 제2 액티브 인덕터 부하(312)를 포함한다.

Description

위상 보간기 및 위상 보간기의 구현 방법
본 발명은 일반적으로 집적 회로 디바이스에 관한 것이며, 특히 위상 보간기 및 위상 보간기를 구현하는 방법에 관한 것이다.
데이터의 전송은 집적 회로에 의해 가능하게 되는 중요한 기능이다. 때로는 믹서(mixer)로 불리는 위상 보간기는 CDR(clock and data recovery) 회로의 키 콤포넌트(key component)이다. CDR 회로는 데이터 아이(data eye)의 중앙에서 데이터를 샘플링하기 위해 데이터 샘플링 클록을 조정할 수 있는 제어 루프를 구현한다. 위상 보간기의 선형성은 CDR 시스템 성능을 결정하는 키 콤포넌트이다. 아날로그 전류 모드 로직(current mode logic; CML) 위상 보간기는 차동 CML 쿼드러처 클록(quadrature clock)들을 수신하고, 제어된 비율로 이것들을 혼합하여 차동 CML 쿼드러처 클록으로부터 제어된 위상 오프셋을 갖는 출력 클록을 생성한다. 출력 클록의 위상은 전체 360도 회전을 커버할 수 있다.
2Ghz 및 18Ghz와 같은 넓은 범위의 입력 주파수를 커버하도록 위상 보간기가 구현될 수 있다. 위상 보간기는 일반적으로 동작 주파수에 관련되는 상이한 프로그래밍 가능한 전력 소비 설정을 사용할 수 있고, 일반적으로 높은 동작 주파수는 필요한 대역폭(즉, CML 스테이지의 출력에서의 이득)을 달성하기 위해 더 높은 전력을 필요로 한다. CML 위상 보간기를 위한 종래의 부하는 수동 저항기이다. 그러나, 위상 보간기에 수동 저항기 부하를 사용하는 것은 많은 단점을 가지고 있다.
따라서, 보다 큰 대역폭 및 더 낮은 전력 소비를 제공하는 위상 보간기를 구현하는 회로 및 방법이 유리하다.
클록 신호를 도출하기 위해 집적 회로에 구현되는 위상 보간기가 설명된다. 위상 보간기는, 복수의 클록 신호를 수신하도록 연결된 복수의 입력; 복수의 트랜지스터 쌍으로서, 각 트랜지스터 쌍은 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 갖고, 트랜지스터 쌍과 연관된 제1 클록 신호는 제1 트랜지스터의 게이트에 연결되고, 트랜지스터 쌍과 연관된 반전 제1 클록 신호는 제2 트랜지스터의 게이트에 연결되는 것인, 복수의 트랜지스터 쌍; 제1 출력 노드에 연결된 제1 액티브 인덕터 부하; 및 제2 출력 노드에 연결된 제2 액티브 인덕터 부하를 포함한다.
클록 신호를 도출하기 위해 집적 회로에 구현되는 위상 보간기를 구현하는 방법도 설명된다. 방법은, 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 각각 구비한 복수의 트랜지스터 쌍을 구현하는 단계; 기준 전압과 제1 출력 노드 사이에 제1 액티브 인덕터 부하를 구성하는 단계; 기준 전압과 제2 출력 노드 사이에 제2 액티브 인덕터 부하를 구성하는 단계; 각 트랜지스터 쌍에 대하여, 트랜지스터 쌍과 연관된 복수의 클록 신호 중 제1 클록 신호를 제1 트랜지스터의 게이트에 연결하는 단계; 각 트랜지스터 쌍에 대하여, 반전 제1 클록 신호를 제2 트랜지스터의 게이트에 연결하는 단계; 및 복수의 클록 신호에 기초하여 출력 클록 신호를 생성하는 단계를 포함한다.
다른 특징은 이하의 상세한 설명 및 청구 범위의 고려로부터 인식될 것이다.
도 1은 위상 보간기를 구현하는 수신기 회로를 포함하는 집적 회로(100)의 블록 다이어그램이다.
도 2는 도 1의 집적 회로에 구현되는 위상 보간기를 포함하는 회로의 블록 다이어그램이다.
도 3은 액티브 부하를 구비한 위상 보간기의 블록 다이어그램이다.
도 4는 도 3의 회로에 대하여 주파수의 함수로서 이득을 나타내는 주파수 응답 곡선이다.
도 5은 액티브 부하, 전류 싱크 스케일링, 및 gm 쌍 세그먼테이션을 구비한 위상 보간기의 블록 다이어그램이다.
도 6은 용량성 및 저항성 제어를 가진 액티브 부하를 구비한 위상 보간기의 블록다이어그램이다.
도 7은 전류 싱크 스케일링과 관련하여 사용되는 용량성 및 저항성 제어 및 액티브 인덕터 사이즈 스케일링을 갖는 액티브 부하를 구비한 위상 보간기의 블록 다이어그램이다.
도 8은 액티브 부하를 갖는 위상 보간기를 구현하는 스캔, 교차 및 데이터 슬라이스를 갖는 위상 보간기의 블록 다이어그램이다.
도 9는 위상 보간기를 구현하는 방법을 나타낸 플로우 차트이다.
도 10는 위상 보간기를 구현하는 추가 엘리먼트를 표시한 방법을 나타낸 플로우 차트이다.
본 명세서는 신규한 것으로 간주되는 본 발명의 하나 이상의 구현예의 특징을 정의하는 청구 범위를 포함하지만, 회로 및 방법은 도면과 관련한 설명의 고려로부터 더 잘 이해될 것으로 생각된다. 다양한 회로 및 방법이 개시되었지만, 회로 및 방법은 다양한 형태로 구현될 수 있는 본 발명의 어레인지먼트의 단지 예시적인 것으로 이해되어야 한다. 따라서, 본 명세서에 개시된 특정한 구조적 및 기능적 세부 사항은 제한으로서 해석되어서는 안되며 단지 청구 범위의 기초로서 그리고 통상의 기술자에게 사실상 임의의 적절하게 상세한 구조에서의 발명의 어레인지먼트를 다양하게 채용하도록 가르치는 대표적인 기초로서 해석되어야 한다. 또한, 여기에서 사용된 용어와 구문은 한정을 의도하지 않고, 회로 및 방법의 이해 가능한 설명을 제공하기 위한 것이다.
이하에 설명되는 회로 및 방법은 아날로그 CML 위상 보간 셀에 대한 액티브 인덕터 부하를 구현하고, 저항기에 의해 제공된 선형 부하를 갖는 종래의 아날로그 CML 위상 보간기와 비교하여 유사한 선형성 성능에 대해 상당히 낮은 전력 소비를 생성할 수 있다. 회로 및 방법은 또한, 높은 대역폭 및 낮은 지터(jitter)를 제공할 수 있다. 회로 및 방법은 또한 저항기에 의해 제공된 선형 부하를 갖는 종래의 아날로그 CML 위상 보간기에 비해 광대역 동작을 위한 프로그래밍 가능한 전력 소비 설정/동작 주파수의 범위에 걸쳐 비교 가능한 선형성 성능을 제공한다. 개선된 선형성은, gm 쌍 세그먼테이션 및 제로 위치 제어(zero location control)에 의해 제공되며 이러한 피쳐(feature)가 없는 액티브 인덕터 부하 솔루션에 관하여 향상되었다. gm 쌍 세그먼테이션 및 제로 위치 제어를 통한 전체 선형성 자체는 저항성 부하 솔루션의 선형성과 비교 가능하다.
회로 및 방법은 저항성 부하를 사용하는 종래 디바이스에 사용되는 정전압(즉, 스윙) 바이어싱과는 대조적으로, 위상 보간기에서 전류에 대해 일정한 전류 바이어싱을 제공한다. 다양한 구현예의 액티브 인덕터에 대한 스윙 사이즈는 셀의 이득이 p타입 금속 산화물 반도체(PMOS)와 n타입 금속 산화물 반도체(NMOS) 트랜스컨덕턴스(gm)의 비율에 기초하기 때문에, 프로세스, 전압, 및 온도 변화에 대해 적정하게(reasonably) 유지된다.
회로 및 방법은 또한 액티브 인덕터 부하를 갖는 위상 보간 셀에서 동작 전류 범위에 걸쳐 일정한 gm을 생성하기 위해 gm 쌍 세그먼테이션을 사용한다. 선형성을 달성하는데 gm 쌍 세그먼테이션이 중요하다.
액티브 인덕터 트랜지스터 디바이스의 게이트와 전원 전압 사이의 프로그래밍 가능 커패시터는 생성된 유효 인덕턴스의 사이즈를 제어하는 데 사용된다. 이 커패시터의 사이즈와 이에 따른 액티브 인덕터의 유효 인덕턴스는 디지털 방식으로 제어될 수 있다.
우선 도 1을 참조하면, 도 2 내지 도 10에서 설명되는 바와 같은 위상 보간기를 구현하는 수신기 회로를 포함하는 집적 회로(100)의 블록 다이어그램이 도시되어 있다. 특히, 입력/출력 포트(102)는 구성 메모리(108)를 갖는 프로그래밍 가능 리소스(106)를 제어하는 제어 회로(104)에 연결된다. 구성 제어기(110)에 의해 구성 메모리(108)에 구성 데이터가 제공될 수 있다. 구성 데이터는 구성 가능 로직 엘리먼트(109)의 동작을 인에블(enable)한다. 메모리는 제어 회로(104) 및 프로그래밍 가능 리소스(106)에 연결될 수 있다. 수신기 회로(114)는 제어 회로(104), 프로그래밍 가능 리소스(106), 및 메모리(112)에 연결될 수 있고, I/O 포트(116)에 의해 집적 회로에서 신호를 수신할 수 있다. 도시된 바와 같이 제어 회로(104)에 연결된 I/O 포트(118)와 같은 다른 I/O 포트는 집적 회로 디바이스의 회로에 연결될 수 있다. 클록킹 네트워크(120)는 도 1의 회로의 다양한 엘리먼트에 연결되고 입력(121)에서 수신기(114)에 클록 신호를 제공한다. 후술하는 위상 보간기를 구현하는 회로 및 방법은 도 1의 회로의 다양한 엘리먼트, 특히 병렬로 데이터를 전송하는 수신기 회로(114)에 의해 구현될 수 있다.
이제 도 2를 참조하면, 도 1의 집적 회로에 구현된 바와 같은 위상 보간기(202)를 가진 회로의 블록 다이어그램이 도시되어 있다. 위상 보간기(202)는, CML 스테이지, 및 CML-to-CMOS 컨버터(206)로 구현된 제한 증폭기가 될 수 있는 증폭기(204)에 연결된다. 증폭기(204)는 출력(208 및 210)에서 생성된 위상 보간기의 출력을 수신하도록 연결되고, 노드(216)에서 제2 트랜지스터(214)와 병렬로 연결된 제1 트랜지스터(212)를 가진 제1 스테이지를 포함한다. 트랜지스터(218)는 노드(216)에 연결되고 노드(216)와 접지(GND) 전위 사이에 전류 경로를 제공한다. 트랜지스터(218)의 게이트는 트랜지스터에서의 전류를 제어하는 바이어스 전압(Vbias0)을 수신한다. 제1 스테이지는 기준 전압(Vcc)에 연결된 노드(228)와 노드(220) 사이에 연결된 저항기(224), 및 노드(222)와 노드(228) 사이에 연결된 제2 저항기(226)를 더 포함한다. 증폭기(204)는 노드(236)에서 제2 트랜지스터(234)와 병렬로 연결된 제1 트랜지스터(232)극 가진 제2 스테이지를 더 포함한다. 트랜지스터(238)는 노드(236)에 연결되고 노드(236)와 접지(GND) 전위 사이에 전류 경로를 제공한다. 트랜지스터(238)의 게이트는 트랜지스터에서의 전류를 제어하는 바이어스 전압(Vbias1)을 수신한다. 제2 스테이지는 기준 전압(Vcc)에 연결된 노드(228)와 노드(240) 사이에 연결된 저항기(244), 및 노드(242)와 노드(248) 사이에 연결된 제2 저항기(246)를 더 포함한다. 출력(220 및 222)은 각각 트랜지스터(232 및 234)의 게이트에 연결된다. 출력 노드(240 및 242)는 각각 저항기(244 및 246)의 제1 단자에서 트랜지스터(232 및 234)의 드레인에 연결된다. 저항기(244 및 246)의 제2 단자는 기준 전압(Vcc)에서 노드(248)에 연결된다.
CML-to-CMOS 컨버터(206)는 출력(242)에서 커패시터(254)에 연결된 입력을 가진 제1 인버터(250)를 포함하고, 인버터(250)의 출력은 인버터(252)에 연결된다. 저항기(256)는 인버터(260)의 입력 및 출력 양단에 연결된다. 제1 출력은 출력(258)에서 생성된다. 입력을 가진 제2 인버터(260)는 출력(240)에서 커패시터(264)에 연결되고, 인버터(260)의 출력은 인버터(262)에 연결된다. 저항기(266)는 인버터(260)의 입력 및 출력 양단에 연결된다. 제2 출력은 출력(268)에서 생성된다. 증폭기(204) 및 CML-to-CMOS 컨버터(206)의 실시예이지만, 다른 회로가 증폭기 및 CML-to-CMOS 컨버터를 위해 구현될 수 있다는 것이 이해되어야 한다.
이제 도 3을 참조하면, 액티브 인덕터 부하를 가진 위상 보간기(202)의 블록 다이어그램이 도시되어 있다. 위상 보간기(202)는 믹서 블록(304)의 복수의 트랜스컨덕턴스 쌍의 출력 노드에 연결된 부하(302)를 포함하고, 복수의 트랜스컨덕턴스 쌍 각각은 전류 싱크 블록(306)의 전류 싱크에 의해 제어된다. 특히, 제1 액티브 부하(308)는 상이한 출력 클록 신호들의 쌍의 제1 클록 신호(ck_mix_neg)을 생성하기 위해 제1 출력 노드(310)에 연결되고, 제2 액티브 부하(312)는 상이한 출력 클록 신호들의 쌍의 제2 클록 신호(ck_mix_neg)를 생성하기 위해 제2 출력 노드(314)에 연결된다.
제1 액티브 부하는 여기에서 P 채널 트랜지스터(316)의 드레인으로서 도시된 트랜지스터(316)의 전류 노드와 게이트 사이에 연결된 저항기(318)를 가진 P 채널 트랜지스터(316)를 포함한다. 트랜지스터(316)의 소스는 기준 전압(Vcc) 노드인 노드(320)에 연결된다. 제2 액티브 부하는 여기에서 트랜지스터(322)의 드레인으로서 도시된 트랜지스터(322)의 전류 노드와 게이트 사이에 연결된 저항기(324)를 가진 P 채널 트랜지스터(322)를 포함한다. 트랜지스터(322)의 소스는 노드(320)에 연결된다. P 패널 트랜지스터가 액티브 부하(308 및 312) 내에 도시되었지만, 상세히 후술하는 바와 같이 N 채널 트랜지스터도 사용될 수 있다는 것을 이해해야 한다. N 채널 트랜지스터를 구현하는 경우, 저항기(318)는 트랜지스터(316)의 게이트와 소스 사이에 연결될 것이고, 저항기(324)는 트랜지스터(322)에 대한 게이트와 소스 사이에 연결될 것이다. N 채널 트랜지스터를 사용하여 액티브 부하를 구현하는 경우, gm 쌍 및 전류 싱크 트랜지스터는 또한 NMOS 트랜지스터로부터 PMOS 트랜지스터로 스위칭해야 한다.
제1 및 제2 클록 신호는 복수의 트랜스컨덕턴스 쌍의 트랜지스터의 게이트에 연결된 클록 신호의 위상에 기초한다. 특히, 제1 트랜스컨덕턴스 쌍은, 전류 싱크로서 동작하는 트랜지스터(336)에 연결되는 노드(334)에 연결된 소스를 각각 가진 트랜지스터(330 및 332)를 포함한다. 트랜지스터(330)의 드레인은 노드(310)에 연결되고 트랜지스터(330)의 게이트에서 Clk0 신호를 수신하도록 구성된다. 트랜지스터(332)의 드레인은 노드(314)에 연결되고 트랜지스터(332)의 게이트에서 Clk180 클록을 수신하도록 구성된다.
제2 트랜스컨덕턴스 쌍은, 전류 싱크로서 동작하는 트랜지스터(346)에 연결되는 노드(344)에 연결된 소스를 각각 가진 트랜지스터(340 및 342)를 포함한다. 트랜지스터(340)의 드레인은 노드(310)에 연결되고 트랜지스터(340)의 게이트에서 Clk90 신호를 수신하도록 구성된다. 트랜지스터(342)의 드레인은 노드(314)에 연결되고 트랜지스터(342)의 게이트에서 Clk270 클록을 수신하도록 구성된다.
제3 트랜스컨덕턴스 쌍은, 전류 싱크로서 동작하는 트랜지스터(356)에 연결되는 노드(354)에 연결된 소스를 각각 가진 트랜지스터(350 및 352)를 포함한다. 트랜지스터(350)의 드레인은 노드(310)에 연결되고 트랜지스터(350)의 게이트에서 Clk180 신호를 수신하도록 구성된다. 트랜지스터(352)의 드레인은 노드(314)에 연결되고 트랜지스터(352)의 게이트에서 Clk0 클록을 수신하도록 구성된다.
제4 트랜스컨덕턴스 쌍은, 전류 싱크로서 동작하는 트랜지스터(366)에 연결되는 노드(364)에 연결된 소스를 각각 가진 트랜지스터(360 및 362)를 포함한다. 트랜지스터(360)의 드레인은 노드(310)에 연결되고 트랜지스터(360)의 게이트에서 Clk270 신호를 수신하도록 구성된다. 트랜지스터(362)의 드레인은 노드(314)에 연결되고 트랜지스터(362)의 게이트에서 Clk90 클록을 수신하도록 구성된다. 바이어스 전압들(vbias0, vbias1, vbias2, 및 vbias3)은 차동 출력 신호들(ck_mix_neg 및 ck_mix_pos)의 원하는 위상을 생성하기 위해 기준 클록 신호의 상이한 위상인 클록 신호들(Clk0, Clk90, Clk180, 및 Clk270)의 원하는 기여를 제공하도록 제어된다.
도 3의 회로에 구현된 액티브 인덕터 부하는 저항성 부하를 가지지만 저전력을 갖는 종래의 위상 보간기 셀과 동일한 대역폭을 달성하기 위해 (저항성 부하를 갖는 종래의 위상 보간기 셀과 비교하여) 위상 보간기 셀의 대역폭을 확장하거나 낮은 테일 전류(tail current)를 사용는데 사용될 수 있다. 액티브 인덕터는 주파수 피킹을 셀의 전달 함수에 도입함으로써 이것을 생성한다. 0(zero)은 액티브 인덕터 PMOS 디바이스의 게이트와 드레인 사이에 저항을 그리고 액티브 인덕터 PMOS 디바이스의 게이트와 소스 사이에 기생 커패시턴스를 추가함으로써 생성된다. 이 커패시턴스는 도 6을 참조하여 보다 상세히 설명되는 바와 같이 액티브 인덕터 PMOS 디바이스의 게이트와 소스 사이에 용량성 디바이스를 추가함으로써 증가될(augmented) 수 있다. 노이즈 및 지터 감소는 저항성 부하를 갖는 종래의 위상 보간기 셀에 비해 위상 보간기의 동작 주파수보다 낮은 주파수에서 액티브 인덕터를 더 낮은 이득을 갖도록 디자인할 능력으로 인해 달성되고 이에 따라 저주파 노이즈 성분을 억제하면서 더 큰 대역폭을 달성하여 지터 증폭을 감소시킨다.
이제 도 4를 참조하면, 주파수 응답 곡선은, 도 3의 회로에 대한 주파수의 함수로서 위상 보간기에 의해 제어되는 CML 스테이지의 이득을 나타낸다. 일반적으로, 액티브 인덕터(실선으로 도시됨)를 갖는 위상 보간기의 사용은, 동일한 전류로 바이어스되고 동일한 용량성 부하를 구동할 때, 패시브 저항기 디바이스를 갖는 위상 보간기(점선으로 도시됨)에 비해 더 많은 대역폭(도 4에서보다 큰 이득으로 표시됨)을 얻게 된다. 테일 전류가 감소됨에 따라, 주어진 앰프 디자인에 대해 대략 동일한 바이어싱 위치(따라서 선형성)를 유지하기 위해 gm 쌍 사이즈가 감소될 수도 있다. 따라서, gm 쌍은 용량성 부하의 중요한 부분을 형성하며, 더 많은 절전을 달성할 수 있다. 대역폭의 모든 이득이 절전을 통해 주어지는 것은 아니지만 일부는 (저항성 부하 솔루션에 비해) 스윙 사이즈가 약간 증가하도록 유지될 수 있고, 스윙 사이즈는 위상 보간기 출력 및 제한 증폭 출력 모두에서 (특히 높은 주파수에서) 증가된다는 것을 주목해야 한다. CML-to-CMOS 컨버터에서 스윙 사이즈가 커짐에 따라 AM에서 PM으로의 변환의 영향이 줄어들어, 선형성을 저하시킬 수 있다.
믹서 출력에서의 신호의 진폭이 PI 코드(즉, 필요한 믹싱/출력 위상의 레벨을 설정하는데 사용되는 코드인 경우)로 변경되고, 신호 체인(signal chain)에서 후속 프로세싱 블록이 상이한 입력 진폭에 대하여 상이한 신호 전파 지연을 나타내면, 위상 보간 동작에 관련된 이러한 경우에 AM에서 PM으로의 변환이 발생할 수 있다. 도 3의 회로에서 이러한 감도를 나타내는 프라이머리(primary) 블록은 CML-CMOS 컨버터이다. 변화하는 전파 지연은 사실상, 믹싱 동작의 선형성을 손상시키는 추가적인 불필요한 위상 시프트이다. 이러한 원치 않는 에러는 일반적으로 신호 진폭이 작을수록 좋지 않으며 신호가 불확실한 블록의 특성에 의존하는 특정 진폭 레벨에 도달한 후에는 거의 무시할 수 있다. 따라서, 신호의 대역폭(즉, 신호 진폭)을 약간 증가시키기 위해 액티브 인덕터를 사용하는 것은 신호 체인의 후속 블록에서 AM에서 PM으로의 변환 효과가 줄어든다. 따라서, 더 큰 대역폭으로 약간 더 큰 신호 진폭을 허용하는 이 액티브 인덕터 솔루션은 AM에서 PM으로의 변환을 완화시킨다(mitigate).
이제 도 5를 참조하면, 액티브 부하, 전류 싱크 스케일링, 및 gm 쌍 세그먼테이션을 가진 위상 보간기의 블록 다이어그램이 도시되어 있다. 도 5에 도시된 바와 같이, 트랜스컨덕턴스 쌍의 각각의 트랜지스터에 대해 트랜지스터가 병렬로 연결되며, 추가 트랜지스터는 전류 싱크 블록(306) 내의 대응하는 전류 싱크 트랜지스터에 의해 트랜스컨덕턴스 쌍에서 추가 전류를 제공하는데 사용될 수 있다. 특히, 트랜지스터(502)는 노드(310)와 노드(503) 사이에 연결되고, 트랜지스터(504)는 노드(314)와 노드(503) 사이에 연결된다. 트랜지스터(502 및 504)는 각각의 게이트에서 Clk0 및 Clk180을 수신한다. 전류 싱크 트랜지스터(506)는 노드(503)와 접지 사이에 연결된다. 전류 싱크 트랜지스터(506)의 게이트는 트랜지스터(506)의 게이트에 vbias0을 인가할 수 있게 하는 스위치(508)에 연결된다. 스위치(508)는 트랜지스터(502 및 504)에 대하여 전류 경로를 선택적으로 제공할 수 있다.
트랜지스터(512)는 노드(310)와 노드(513) 사이에 연결되고, 트랜지스터(514)는 노드(314)와 노드(513) 사이에 연결된다. 트랜지스터(512 및 514)는 각각의 게이트에서 Clk90 및 Clk270을 수신한다. 전류 싱크 트랜지스터(516)는 노드(513)와 접지 사이에 연결된다. 전류 싱크 트랜지스터(516)의 게이트는 트랜지스터(516)의 게이트에 vbias1을 인가할 수 있게 하는 스위치(518)에 연결되고, 이에 따라 트랜지스터(512 및 514)에 대하여 전류 경로를 제공한다.
트랜지스터(522)는 노드(310)와 노드(523) 사이에 연결되고, 트랜지스터(524)는 노드(314)와 노드(523) 사이에 연결된다. 트랜지스터(522 및 524)는 각각의 게이트에서 Clk180 및 Clk270을 수신한다. 전류 싱크 트랜지스터(526)는 노드(523)와 접지 사이에 연결된다. 전류 싱크 트랜지스터(526)의 게이트는 트랜지스터(526)의 게이트에 vbias2를 인가할 수 있게 하는 스위치(528)에 연결되고, 이에 따라 트랜지스터(522 및 524)에 대하여 전류 경로를 제공한다.
마지막으로, 트랜지스터(532)는 노드(310)와 노드(533) 사이에 연결되고, 트랜지스터(534)는 노드(314)와 노드(533) 사이에 연결된다. 트랜지스터(532 및 534)는 각각의 게이트에서 Clk270 및 Clk90을 수신한다. 전류 싱크 트랜지스터(536)는 노드(533)와 접지 사이에 연결된다. 전류 싱크 트랜지스터(536)의 게이트는 트랜지스터(536)의 게이트에 vbias3을 인가할 수 있게 하는 스위치(538)에 연결되고, 이에 따라 트랜지스터(532 및 534)에 대하여 전류 경로를 제공한다.
특히 상이한 전력 소비 설정을 각각 갖는 넓은 범위의 클록 주파수에 걸쳐 동작하기 위해 위상 보간기가 요구되는 경우에, 도 5에 도시된 gm 쌍 세그먼테이션 사용의 이점은 향상된 선형성이다. gm 쌍 디바이스에서 일정한 오버 드라이브 전압을 유지하는 것은 선형성을 향상시킨다. gm 쌍의 VOD(오버드라이브 전압 = Vgs-Vt)가 높을수록 증폭기의 선형성이 높다. 전도(conduct)를 위해 gm 쌍이 필요한 전류의 양은 소스 전압(Vs)을 변조하고(게이트에서 입력 신호(Vg)에 고정된 공통 모드로 가정하고 이에 따라 VOD를 직접 가정함), 이에 따라 스테이지의 선형성에 영향을 준다. 테일 전류는 (낮은 라인 레이트(line rate)에 대한 전력 소비를 줄이기 위해) 주파수로 프로그래밍 가능하며, gm 쌍은 일반적으로 가장 높은 동작 주파수에서 최고의 선형성을 제공하기 위해 가장 높은 전류를 염두에 두고 디자인된다. 따라서, 동작 주파수가 떨어지면, 전류가 감소하고 따라서 VOD가 감소하고 따라서 선형성이 저하된다. 도 5의 gm 쌍에 대한 세그먼테이션 방법은 주어진 테일 전류에 사용되는 gm 쌍 디바이스의 사이즈를 감소시킴으로써 이를 상쇄하므로, 일정한 VOD를 유지하고, 이에 따라 선형성을 향상시킨다. 세그먼트를 공급하는(feed) 별도의 테일 전류 브랜치(tail current branch)를 제공함으로써, gm 쌍의 대응하는 부분이 자동적으로 파워 다운될(powered down) 수 있으므로, 전체 gm 쌍의 유효 폭을 감소시키고 이에 따라 감소된 테일 전류로 일정한 VOD를 유지한다.
전류 싱크 세그먼트가 (그것의 게이트를 저전압으로 접속시킴으로써) 파워 다운될 때, 대응하는 gm 쌍 세그먼트는 또한 더 이상 전류를 수신하지 않기 때문에 파워 다운되고, 액티브 gm 쌍 내의 전류가 증가하므로, 오버 드라이브 전압(즉, 원하는 동작점)이 유지된다. 이 기술은 낮은 전력 설정을 위한 위상 보간기의 선형성을 향상시킨다.
커패시터의 디지털 제어는 도 6을 참조하여 기술될 동작 주파수에 근접하도록 액티브 인덕터 전달 함수의 피크 주파수의 동조(tuning)를 허용하고, 또한 낮은 동작 주파수에 대한 선형성을 향상시킨다.
이제 도 6을 참조하면, 용량성 및 저항성 제어에 의한 액티브 부하를 가진 위상 보간기의 블록 다이어그램이 도시되어 있다. 도 6의 회로는 액티브 인덕터 부하를 가진 CML 위상 보간기의 제로 위치(피킹 주파수)를 제어하기 위해 디지털 방식으로 제어되는 커패시터 사이즈를 사용한다. 도 5의 엘리먼트에 추가하여, 부하(600)는 프로그래밍 가능 커패시터를 가진 액티브 부하를 포함한다. 특히, 트랜지스터(316)의 게이트와 노드(310) 사이의 저항성 엘리먼트는 제1 저항기(602) 및 제2 저항기(604)를 포함하며, 스위치(606)는 저항기를 바이패스하는 것을 가능하게 함으로써 트랜지스터(316)의 게이트와 노드(310) 사이에서의 저항을 선택하는 것을 가능하게 한다. 트랜지스터(316)의 게이트와 소스 사이의 임의의 기생 커패시턴스에 추가하여, 하나 이상의 커패시터를 선택적으로 스위칭함으로써 추가 커패시턴스가 제공될 수 있으며, 각각의 커패시터는 트랜지스터(316)의 게이트에 연결된 하나의 단자, 및 노드(320)에서의 트랜지스터(316)의 소스에 연결된 다른 단자를 갖는다. 제1 커패시터(608)는 스위치(610)에 의해 트랜지스터(316)의 게이트와 노드(320) 사이에 연결될 수 있다. 제2 커패시터(612)는 스위치(614)에 의해 트랜지스터(316)의 게이트와 노드(320) 사이에 연결될 수 있다. 제3 커패시터(616)는 스위치(618)에 의해 트랜지스터(316)의 게이트와 노드(322) 사이에 연결될 수 있다. 3개의 커패시터가 예시로서 여기에 도시되어 있고, 커패시터 (608, 612, 및 616)는 소스 및 드레인이 각각 노드(322)에서 함께 접속된 트랜지스터가 될 수 있다.
마찬가지로, 트랜지스터(322)의 게이트와 노드(314) 사이의 저항성 엘리먼트는 제1 저항기 및 제2 저항기(624)를 포함하며, 스위치(626)는 저항기(622)를 바이패스하는 것을 가능하게 함으로써 게이트와 노드(310) 사이에서의 저항을 선택하는 것을 가능하게 한다. 트랜지스터(322)의 게이트와 소스 사이의 임의의 기생 커패시턴스에 추가하여, 하나 이상의 커패시터를 선택적으로 스위칭함으로써 추가 커패시턴스가 제공될 수 있으며, 각각의 커패시터는 트랜지스터(322)의 게이트에 연결된 하나의 단자, 및 노드(320)에서의 트랜지스터(322)의 소스에 연결된 다른 단자를 갖는다. 제1 커패시터(628)는 스위치(630)에 의해 트랜지스터(322)의 게이트와 노드(320) 사이에 연결될 수 있다. 제2 커패시터(632)는 스위치(634)에 의해 트랜지스터(322)의 게이트와 노드(320) 사이에 연결될 수 있다. 제3 트랜지스터(636)는 스위치(638)에 의해 트랜지스터(322)의 게이트와 노드(332) 사이에 연결될 수 있다. 도 6의 회로가 도 5의 엘리먼트들을 포함하지만, 프로그래밍 가능 커패시터를 갖는 액티브 부하를 가진 부하(600)가 도 3의 회로에서 구현될 수 있음을 주목해야 한다.
제로 위치에 용량성 제어를 사용하는 이점은 저항성 제어만을 사용하는 솔루션보다 작다는 것이다. 또한, 저항성 제어만 사용하는 솔루션보다 쉽게 조정할 수 있으며 다수의 설정을 구현하도록 프로그래밍 가능하다. 또한, 미세 조정 해상도(fine tuning resolution)를 제공한다. 액티브 인덕터 MOS 디바이스 자체의 게이트-드레인 디바이스 커패시턴스는 액티브 인덕터 MOS 디바이스의 게이트와 드레인 사이의 적절한 저항기와 결합하여 요구되는 주파수에서 제로를 형성할 때 충분히 충분히 클 수 있지만, 하나 이상의 추가 커패시터는 제로 위치를 확립하는데 있어 추가적인 유연성을 제공한다. 별도의 디바이스 커패시턴스의 추가는, 액티브 인덕터 MOS 디바이스의 게이트와 드레인 사이에 저항기를 증가시키지 않고도 피킹 주파수를 더 낮은 주파수로 이동시킬 수 있다. 따라서, 도 6의 실시형태에서의 하나 이상의 추가 커패시터는 액티브 인덕터에 대한 향상이다. 대안적으로, 저항기의 값은 피킹 주파수를 낮은 주파수로 이동시키기 위해 증가될 수 있다.
도 6의 회로는 저항성 부하를 갖는 종래 디바이스에 사용된 정전압(스윙) 바이어싱과는 대조적으로 위상 보간기에서의 전류에 대해 정전류 바이어싱을 사용한다. 도 6의 액티브 인덕터 구현을 위한 스윙 사이즈는, 셀의 이득이 PMOS와 NMOS gm의 비율이기 때문에, 프로세스, 전압, 및 온도 변화에 대해 적절하게 유지된다. 바이어스 전류(테일 전류가 라인 레이트로 스케일될 때 달성됨)를 변화시키고 액티브 인덕터의 제로 위치를 변화시키고 이에 따라 이득이 피크가 되는(피드백 저항기와 액티브 인덕터 PMOS 디바이스의 게이트와 소스 사이의 커패시턴스를 조정함으로써 달성됨) 주파수를 가변시킴으로써 액티브 인덕터는 조정 가능하다. 주어진 라인 레이트에 대한 최적 선형성은 CML 스테이지의 피크 주파수가 동작 주파수에 근접할 때 발생한다. 따라서, 라인 레이트와 관련하여 피크의 위치를 조정/프로그램할 능력은 선형성을 향상시킨다. 바이어스 전류를 통한 조정만으로는 피크 주파수가 동작 주파수보다 훨씬 더 낮을 수 있는 낮은 라인 레이트에 대한 선형성을 유지하기에 충분하지 않을 수 있으며, 따라서 신호 왜곡을 야기할 수 있는 제2 고조파 및 제3 고조파에서 현저한 이득이 있을 수 있다. 이상적으로, 선형성을 유지하기 위해, 믹서로의 입력 신호는 사인파(즉, 고조파 성분이 없음)가 될 것이다. 클록 분배 스킴(clock distribution scheme)에서 믹서의 선행 스테이지는 일반적으로 증폭기를 제한하기 때문에, 대역폭이 충분 이상인 저주파수에서 특히 중요한 고조파 콘텐트(harmonic content)가 있을 수 있다.
이제 도 7을 참조하면, 전류 싱크 스케일링과 관련하여 용량성 및 저항성 제어 및 액티브 인덕터 스케일링을 갖는 액티브 부하를 갖는 위상 보간기의 블록 다이어그램이 도시되어 있다. 도 6의 엘리먼트에 추가하여, 스위치(704)에 의해 제어되는 추가 트랜지스터가 트랜지스터(316)와 병렬로 연결된다. 트랜지스터(702)는 트랜지스터(316)를 통하는 전류를 제어한다. 마찬가지로, 스위치(708)에 의해 제어되는 추가 트랜지스터(706)는 트랜지스터(322)와 병렬로 연결된다. 트랜지스터(706)는 트랜지스터(322)를 통하는 전류를 제어한다. 전류 싱크 블록(306)의 트랜스컨덕턴스 쌍과 연관된 제어 가능 스위치가 폐쇄되면, 액티브 인덕터에 증가된 전류가 공급될 것이다. 도 6에서, 인덕터 디바이스 자체의 사이즈는 전류 싱크 블록 내의 변화하는 테일 전류에 의해 변경되지 않는다. 대신, 높은 동작 주파수에서 가장 큰 전류에 맞게 사이즈가 조정된다. 따라서, 테일 전류가 변함에 따라 신호 공통 모드가 변경된다. 도 7의 구현예는 각 특정 테일 전류 설정에 대해 액티브 인덕터 디바이스의 사이즈를 조정할 수 있게 하고, 따라서 신호에 대해 일정한 공통 모드를 생성할 수 있게 한다.
이제 도 8을 참조하면, 액티브 부하를 가진 위상 보간기를 각각 구현하는, 스캔, 교차, 및 데이터 슬라이스를 가진 위상 보간기의 블록 다이어그램이 도시되어 있다. 도 8의 회로는 여기에서 스캔, 데이터, 및 교차를 위해 3개의 슬라이스로 도시된 복수의 슬라이스를 포함한다. 3 개의 슬라이스가 도시되어 있지만 더 많거나 적은 수의 슬라이스를 구현할 수 있음을 이해해야 한다. 데이터 클록(Clk_d 및 Clk_d_b)을 생성하기 위한 위상 보간기를 갖는 제1 슬라이스(802), 교차 클록(Clk_x 및 Clk_x_b)을 생성하기 위한 위상 보간기를 갖는 제2 슬라이스(804), 및 아이 스캔 클록(Clk_s 및 Clk_s_b)을 생성하는 위상 보간기를 갖는 제3 슬라이스 각각이 도시되어 있지만, 슬라이스(806)와 관련된 세부사항만이 도시된다. 그러나, 클록 생성기(808)에 의해 생성된 기준 클록 신호가 슬라이스(802, 804, 및 806) 각각에 제공되고, 슬라이스(806)로 구현된 회로와 유사한 회로가 슬라이스(802-804)로 구현된다는 것이 이해되어야 한다. 제어 회로(809)는 슬라이스(802, 804, 및 806) 각각에 대응하는 제어 신호를 제공한다.
클록 생성기(808)는, 기준 클록 신호의 0도 위상 및 기준 클록 신호의 180도 위상이 될 수 있는 제1 쌍의 차동 신호(Clk_i 및 Clk_i_b)를 수신하기 위해 연결된 제1 버퍼(810)를 포함한다. 클록 생성기(808)는 또한, 기준 클록 신호의 90도 위상 및 기준 클록 신호의 270도 위상이 될 수 있는 제2 쌍의 차동 신호(Clk_q 및 Clk_q_b)를 수신하기 위해 연결된 제2 버퍼(812)를 포함한다. 클록 생성기(808)에 의해 생성된 클록 신호는 슬라이스(802, 804, 및 806) 각각에 연결된다.
슬라이스(806)는 버퍼(810 및 812) 각각에 연결된 차동 클록 신호의 쌍을 수신하고 위상 보간기(202)에 클록 신호를 제공하도록 연결된 한 쌍의 버퍼(814 및 816)를 포함한다. 위상 보간기(202)의 출력은 CML-to-CMOS 컨버터(206)에 연결된다.
제어 회로(809)는, 슬라이스(802)의 위상 보간기(202)를 제어하기 위한 제1 위상 보간기 코드(picode_d)를 수신하는 제1 제어 신호 생성기(820)를 포함하는 제어 신호 생성기를 포함한다. 제어 회로(809)는 또한, 슬라이스(804)의 위상 보간기(202)를 제어하기 위한 제2 위상 보간기 코드(picode_x)를 수신하는 제2 제어 신호 생성기(822)를 포함한다. 마지막으로, 제어 회로(809)는 또한, 슬라이스(806)의 위상 보간기(202)를 제어하기 위한 제3 위상 보간기 코드(picode_s)를 수신하는 제3 제어 신호 생성기(824)를 포함한다. 각각의 제어 신호 생성기는 그 입력이 PMOS DAC 회로(828)에 연결되고 그 출력이 위상 보간기 회로(202)에 연결된 사분면 선택 신호(826)를 포함한다.
위상 보간기는 입력 클록의 0°와 360° 사이의 출력 위상을 생성해야 한다. 위상 보간 기 구현예는 이 범위를 0°-90°, 90°-180°, 180°-270°, 및 270°-360°의 4개의 사분면으로 분할한다. 입력 PI 코드에 의해 어느 사분면을 선택하느냐에 따라, 믹서의 4개의 슬라이스 중 2개의 상이한 슬라이스가 활성화된다. 사분면 선택 블록(826)은 선택된 사분면에 적절하게 gm 트랜스컨덕턴스 쌍 각각에 대한 테일 전류에 4개의 바이어스 전압을 설정한다. PMOS DAC는, 전류 DAC이며, 위상 보간 양(amount)은 믹서의 2개의 활성 슬라이스에 있는 전류의 상대적 양에 비례하는 picode에 응답하여 믹서의 2개의 활성 슬라이스에 대한 바이어스 전류를 생성한다. 각각의 제어 신호 생성기는, PMOS DAC에 대한 그리고 도 8의 다른 CML 스테이지 및 믹서의 2개의 비활성 슬라이스에 대한 기준 바이어스 전류를 생성하는 기준 바이어스 전류 생성 블록(830)을 포함한다.
이제 도 9를 참조하면, 플로우 차트는 위상 보간기를 구현하는 방법을 나타낸다. 도 9 및 도 10의 플로우 차트는 예컨대 도 1 내지 도 8의 회로 중 임의의 회로, 또는 다른 적절한 회로를 사용하여 구현될 수 있음을 주목해야 한다. 블록 902에서, 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 각각 구비한 복수의 트랜지스터 쌍이 구현된다. 예컨대, 제1 및 제2 트랜지스터는 도 3을 참조하여 설명한 바와 같이 구현될 수 있다.
블록 904에서, 기준 전압과 제1 출력 노드 사이에 제1 액티브 인덕터 부하가 구성된다. 블록 906에서, 기준 전압과 제2 출력 노드 사이에 제2 액티브 인덕터 부하가 구성된다. 특히, 제1 액티브 인덕터 부하는 기준 전압과 제1 출력 노드 사이에 구성될 수 있으며, 제1 저항기는 제1 트랜지스터의 게이트와 소스 사이에 연결된다. 제2 액티브 인덕터 부하는 기준 전압과 제2 출력 노드 사이에 구성될 수 있으며, 제2 저항기는 제2 트랜지스터의 게이트와 소스 사이에 연결된다.
블록 908에서, 각 트랜지스터 쌍에 대하여, 제1 트랜지스터의 게이트에 트랜지스터 쌍과 연관된 복수의 클록 신호 중 제1 클록 신호가 연결된다. 불록 910에서, 각 트랜지스터 쌍에 대하여, 제2 트랜지스터의 게이트에 반전된 제1 클록 신호가 연결된다. 블록 912에서, 복수의 클록 신호에 기초하여 출력 클록 신호가 생성된다.
이제 도 10를 참조하면, 플로우 차트는 위상 보간기를 구현하는 추가 엘리먼트를 도시한다. 블록 1002에서, 제1 액티브 인덕터 부하와 제2 액티브 인덕터 부하 각각에 대하여, 기준 전압과 부하 트랜지스터의 게이트 사이에 커패시터가 연결된다. 커패시터는 도 6에서 구현된 하나 이상의 프로그래밍 가능 커패시터로서 구현될 수 있다.
블록 1004에서, 복수의 전류 싱크 - 각각의 전류 싱크는 대응 트랜지스터의 쌍에 연결됨 - 가 구현된다. 블록 1006에서, 복수의 전류 싱크에서 전류의 독립적 제어를 가능하게 하기 위해 대응 제어 신호가 연결된다. 블록 1008에서, 각 트랜지스터 쌍에 대하여, 제1 전류 스케일링 트랜지스터는 제1 트랜지스터와 병렬로 연결되고 제2 전류 스케일링 트랜지스터는 제2 트랜지스터와 병렬로 연결된다. 블록 1010에서, 각 트랜지스터 쌍에 대하여, 제1 트랜지스터와 제2 트랜지스터 각각에서의 전류를 제어하기 위한 제1 전류 싱크가 구성되고, 제1 스케일링 트랜지스터와 제2 스케일링 트랜지스터에서의 전류를 제어하기 위한 제2 전류 싱크가 구성된다. 예컨대, 전류 싱크 트랜지스터 및 전류 스케일링 트랜지스터는 도 5를 참조하여 설명된 바와 같이 구현될 수 있다. 블록 1012에서, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 부하 트랜지스터와 병렬로 부하 전류 스케일링 트랜지스터가 연결된다. 예컨대, 액티브 인덕터 부하로 구현되는 부하 전류 스케일링 트랜지스터는 도 7을 참조하여 설명된 바와 같이 구현될 수 있다.
일 실시예에서, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기가 제공될 수 있다.
이러한 위상 보간기는, 복수의 클록 신호를 수신하도록 연결된 복수의 입력; 복수의 트랜지스터 쌍으로서, 각 트랜지스터 쌍은 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 갖고, 트랜지스터 쌍과 연관된 제1 클록 신호는 제1 트랜지스터의 게이트에 연결되고, 트랜지스터 쌍과 연관된 반전 제1 클록 신호는 제2 트랜지스터의 게이트에 연결되는 것인, 복수의 트랜지스터 쌍; 제1 출력 노드에 연결된 제1 액티브 인덕터 부하; 및 제2 출력 노드에 연결된 제2 액티브 인덕터 부하를 포함할 수 있다.
일부의 이러한 위상 보간기에서, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각은 부하 트랜지스터 및 부하 트랜지스터의 전류 노드와 게이트 사이에 연결된 저항기를 포함할 수 있다.
일부의 이러한 위상 보간기는, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 기준 전압과 부하 트랜지스터의 게이트 사이에 연결된 커패시터를 더 포함할 수 있다.
일부의 이러한 위상 보간기에서, 커패시터는 동작 주파수에 기초하여 위상 보간기의 선형성을 가능하게 할 수 있는 프로그래밍 가능 커패시터를 포함할 수 있다.
일부의 이러한 위상 보간기에서, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 저항기는 프로그래밍 가능 저항기가 될 수 있고, 저항기의 값 및 커패시터의 값은 액티브 인덕터 부하의 구현을 확립하도록 선택 가능하게 될 수 있다.
일부의 이러한 위상 보간기는 복수의 전류 싱크를 더 포함할 수 있고, 각 전류 싱크는 대응하는 트랜지스터 쌍에 연결될 수 있다.
일부의 이러한 위상 보간기에서, 복수의 전류 싱크 각각은 복수의 저류 싱크에서의 전류의 독립적 제어를 가능하게 하기 위해 대응 제어 신호를 수신하도록 연결될 수 있다.
일부의 이러한 위상 보간기에서, 각 트랜지스터 쌍은 제1 트랜지스터에 병렬로 연결된 제1 전류 스케일링 트랜지스터 및 제2 트랜지스터에 병렬로 연결된 제2 전류 스케일링 트랜지스터를 포함할 수 있다.
일부의 이러한 위상 보간기는, 복수의 트랜지스터 쌍 중 각 트랜지스터 쌍에 대하여, 제1 트랜지스터와 제2 트랜지스터 각각에서의 전류를 제어하도록 구성된 제1 전류 싱크, 및 제1 전류 스케일링 트랜지스터와 제2 전류 스케일링 트랜지스터에서의 전류를 제어하도록 구성된 제2 전류 싱크를 더 포함할 수 있다.
일부의 이러한 위상 보간기에서, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각은 부하 트랜지스터와 병렬로 연결된 부하 전류 스케일링 트랜지스터를 포함할 수 있다.
다른 실시예에서, 집적 회로에 위상 보간기를 구현하는 방법이 제공될 수 있다.
집적 회로에 위상 보각ㄴ기를 구현하는 이러한 방법은, 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 각각 구비한 복수의 트랜지스터 쌍을 구현하는 단계; 기준 전압과 제1 출력 노드 사이에 제1 액티브 인덕터 부하를 구성하는 단계; 기준 전압과 제2 출력 노드 사이에 제2 액티브 인덕터 부하를 구성하는 단계; 각 트랜지스터 쌍에 대하여, 트랜지스터 쌍과 연관된 복수의 클록 신호 중 제1 클록 신호를 제1 트랜지스터의 게이트에 연결하는 단계; 각 트랜지스터 쌍에 대하여, 반전 제1 클록 신호를 제2 트랜지스터의 게이트에 연결하는 단계; 및 복수의 클록 신호에 기초하여 출력 클록 신호를 생성하는 단계를 포함할 수 있다.
일부의 이러한 방법에서, 기준 전압과 제1 출력 노드 사이에 제1 액티브 인덕터 부하를 구성하는 단계는 제1 부하 트랜지스터의 게이트와 소스 사이에 제1 저항기를 연결하는 단계를 포함할 수 있고, 기준 전압과 제2 출력 노드 사이에 제2 액티브 인덕터를 구성하는 단계는 제2 부하 트랜지스터의 게이트와 소스 사이에 제2 저항기를 연결하는 단계를 포함한다.
일부의 이러한 방법은, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 기준 전압과 부하 트랜지스터의 게이트 사이에 커패시터를 연결하는 단계를 더 포함할 수 있다.
일부의 이러한 방법에서, 커패시터는 프로그래밍 가능 커패시터를 포함할 수 있고, 방법은 동작 주파수에 기초하여 커패시터를 프로그래밍하는 단계를 더 포함할 수 있다.
일부의 이러한 방법에서, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 저항기는 프로그래밍 가능 저항기가 될 수 있고, 방법은 액티브 부하의 임피던스를 확립하기 위해 저항기의 값 및 커패시터의 값을 선택하는 단계를 더 포함할 수 있다.
일부의 이러한 방법은 복수의 전류 싱크를 구현하는 단계를 더 포함할 수 있고, 각 전류 싱크는 대응하는 트랜지스터 쌍에 연결될 수 있다.
일부의 이러한 방법은 복수의 전류 싱크에서의 전류의 독립적인 제어를 가능하게 하기 위해 대응하는 제어 신호를 연결하는 단계를 더 포함할 수 있다.
일부의 이러한 방법은, 각 트랜지스터 쌍에 대하여, 제1 트랜지스터와 병렬로 제1 전류 스케일링 트랜지스터를 연결하고, 제2 트랜지스터와 병롤로 제2 전류 스케일링 트랜지스터를 연결하는 단계를 더 포함할 수 있다.
일부의 이러한 방법은, 각 트랜지스터 쌍에 대하여, 제1 트랜지스터와 제2 트랜지스터 각각에서 전류를 제어하기 위한 제1 전류 싱크 및 제1 전류 스케일링 트랜지스터와 제2 전류 스케일링 트랜지스터에서 전류를 제어하기 위한 제2 전류 싱크를 구성하는 단계를 더 포함할 수 있다.
일부의 이러한 방법은, 제1 액티브 인덕터 부하 및 제2 액티브 인덕터 부하 각각에 대하여, 부하 트랜지스터와 병롤로 부하 전류 스케일링 트랜지스터를 연결하는 단계를 더 포함할 수 있다.
따라서, 집적 회로에서 위상 보간기를 위한 회로 및 이를 구현하는 새로운 기술이 설명되었다는 것을 알 수 있다. 개시된 본 발명을 포함하는 다수의 대체물과 등가물들이 존재하는 것으로 볼 수 있다는 것이 통상의 기술자에 의해 인식될 것이다. 따라서, 본 발명은 상기 실시형태에 의해서 한정되지 않지만 청구범위에 의해서만 한정된다.

Claims (15)

  1. 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기에 있어서,
    복수의 클록 신호를 수신하기 위해 연결된 복수의 입력;
    복수의 트랜지스터 쌍으로서, 각 트랜지스터 쌍은 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 구비하고, 각 트랜지스터 쌍에 대하여, 상기 트랜지스터 쌍에 연관된 제1 클록 신호는 상기 제1 트랜지스터의 게이트에 연결되고, 상기 트랜지스터 쌍에 연관된 반전 제1 클록 신호는 상기 제2 트랜지스터의 게이트에 연결되는 것인, 상기 복수의 트랜지스터 쌍;
    상기 제1 출력 노드에 연결된 제1 액티브 인덕터 부하; 및
    상기 제2 출력 노드에 연결된 제2 액티브 인덕터 부하
    를 포함하고,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각은 부하 트랜지스터 및 상기 부하 트랜지스터의 게이트와 전류 노드 사이에 연결된 저항기를 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  2. 제1항에 있어서,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각에 대하여, 기준 전압과 상기 부하 트랜지스터의 게이트 사이에 연결된 커패시터를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  3. 제2항에 있어서,
    상기 커패시터는 상기 위상 보간기의 동작 주파수에 대해 상기 위상 보간기의 선형성을 가능하게 하는 프로그래밍 가능 커패시터를 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  4. 제3항에 있어서,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각에 대하여, 상기 저항기는 프로그래밍 가능 저항기이고, 상기 저항기의 값 및 상기 커패시터의 값은 액티브 인덕터 부하의 임피던스를 확립하도록 선택 가능한 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    복수의 전류 싱크를 더 포함하고,
    각 전류 싱크는 대응하는 트랜지스터 쌍에 연결되고, 상기 복수의 전류 싱크 각각은 상기 복수의 전류 싱크에서의 전류의 독립적인 제어를 가능하게 하도록 대응하는 제어 신호를 수신하기 위해 연결되는 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 트랜지스터 쌍은 상기 제1 트랜지스터와 병렬로 연결된 제1 전류 스케일링 트랜지스터 및 상기 제2 트랜지스터와 병렬로 연결된 제2 전류 스케일링 트랜지스터를 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  7. 제6항에 있어서,
    상기 복수의 트랜지스터 쌍 중 각각의 트랜지스터 쌍에 대하여, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각에서 전류를 제어하도록 구성된 제1 전류 싱크, 및 상기 제1 전류 스케일링 트랜지스터 및 상기 제2 전류 스케일링 트랜지스터에서 전류를 제어하도록 구성된 제2 전류 싱크를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  8. 제7항에 있어서,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각은 상기 부하 트랜지스터와 병렬로 연결된 부하 전류 스케일링 트랜지스터를 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 구현된 위상 보간기.
  9. 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법에 있어서,
    복수의 트랜지스터 쌍 - 각각의 트랜지스터 쌍은 제1 출력 노드에 연결된 제1 트랜지스터 및 제2 출력 노드에 연결된 제2 트랜지스터를 구비함 - 을 구현하는 단계;
    기준 전압과 상기 제1 출력 노드 사이에 제1 액티브 인덕터 부하를 구성하는 단계;
    상기 기준 전압과 상기 제2 출력 노드 사이에 제2 액티브 인덕터 부하를 구성하는 단계;
    각 트랜지스터 쌍에 대하여, 상기 트랜지스터 쌍에 연관된, 복수의 클록 신호 중 제1 클록 신호를 상기 제1 트랜지스터의 게이트에 연결하는 단계;
    각 트랜지스터 쌍에 대하여, 상기 제2 트랜지스터의 게이트에 반전 제1 클록 신호를 연결하는 단계; 및
    상기 복수의 클록 신호에 기초하여 출력 클록 신호를 생성하는 단계
    를 포함하고,
    상기 기준 전압과 제1 출력 노드 사이에 제1 액티브 인덕터 부하를 구성하는 단계는 제1 부하 트랜지스터의 게이트와 소스 사이에 제1 저항기를 연결하는 단계를 포함하고, 상기 기준 전압과 제2 출력 노드 사이에 제2 액티브 인덕터 부하를 구성하는 단계는 제2 부하 트랜지스터의 게이트와 소스 사이에 제2 저항기를 연결하는 단계를 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  10. 제9항에 있어서,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각에 대하여, 상기 기준 전압과 상기 부하 트랜지스터의 게이트 사이에 커패시터를 연결하는 단계를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  11. 제10항에 있어서,
    상기 커패시터는 프로그래밍 가능 커패시터를 포함하고, 상기 방법은 상기 위상 보간기의 동작 주파수에 대해 상기 커패시터를 프로그래밍하는 단계를 더 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  12. 제11항에 있어서,
    상기 제1 액티브 인덕터 부하 및 상기 제2 액티브 인덕터 부하 각각에 대하여, 상기 저항기는 프로그래밍 가능 저항기이고, 상기 방법은 액티브 부하의 임피던스를 확립하기 위해 상기 저항기의 값 및 상기 커패시터의 값을 선택하는 단계를 더 포함하는 것인, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  13. 제9항에 있어서,
    복수의 전류 싱크 - 각 전류 싱크는 대응하는 트랜지스터 쌍에 연결됨 - 를 구현하고, 상기 복수의 전류 싱크에서 상기 전류의 독립적인 제어를 가능하게 하기 위해 대응하는 제어 신호를 연결하는 단계를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  14. 제10항에 있어서,
    각 트랜지스터 쌍에 대하여, 상기 제1 트랜지스터와 병렬로 제1 전류 스케일링 트랜지스터를 연결하고, 상기 제2 트랜지스터와 병렬로 제2 전류 스케일링 트랜지스터를 연결하는 단계를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
  15. 제14항에 있어서,
    각 트랜지스터 쌍에 대하여, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각에서 전류를 제어하기 위한 제1 전류 싱크, 및 상기 제1 전류 스케일링 트랜지스터 및 상기 제2 전류 스케일링 트랜지스터에서 전류를 제어하기 위한 제2 전류 싱크를 구성하는 단계를 더 포함하는, 클록 신호를 도출하기 위해 집적 회로에 위상 보간기를 구현하는 방법.
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