CN116599523B - 相位插值电路、锁相环电路 - Google Patents

相位插值电路、锁相环电路 Download PDF

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CN116599523B CN202310887080.6A CN202310887080A CN116599523B CN 116599523 B CN116599523 B CN 116599523B CN 202310887080 A CN202310887080 A CN 202310887080A CN 116599523 B CN116599523 B CN 116599523B
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Abstract

本申请属于相位插值技术领域，具体涉及一种相位插值电路、锁相环电路。相位插值电路包括：相位插值模块，所述相位插值模块的第一端用于接收第一时钟信号，所述相位插值模块的第二端用于接收第二时钟信号，所述相位插值模块用于根据所述第一时钟信号和所述第二时钟信号输出第三时钟信号，所述第三时钟信号的相位与所述第一时钟信号、所述第二时钟信号的相位不同；频段选择模块，所述频段选择模块与所述相位插值模块连接，所述频段选择模块的输入端用于接收频段选择信号，所述频段选择模块用于根据所述频段选择信号控制所述相位插值模块的工作频段，用于使相位插值电路适用于宽范围的输入信号的频率，提高相位插值的效果。

Description

相位插值电路、锁相环电路
技术领域
本申请属于相位插值技术领域，具体涉及一种相位插值电路、锁相环电路。
背景技术
相位插值模块（Phase interpolation，PI）用于根据多个不同相位的输入时钟进行加权插值，通过调整相位的权重，输出任意相位的时钟信号。
在锁相环电路中，为了减少电磁干扰，通过相位插值实现扩频时钟技术。为了能够精确调节输出频率的展频精度并减少噪声，需要相位插值模块在进行相位切割的过程中，保持较高的线性度。
传统的相位插值模块受限于电路结构，当输入信号的频率过高或者过低时，都会恶化线性度，影响输出信号的输出效果。
发明内容
本申请的目的在于提供一种相位插值电路、锁相环电路，提高接收高频输入信号时相位插值的线性度。
本申请实施例提供一种相位插值电路，包括：
相位插值模块，所述相位插值模块的第一端用于接收第一时钟信号，所述相位插值模块的第二端用于接收第二时钟信号，所述相位插值模块用于根据所述第一时钟信号和所述第二时钟信号输出第三时钟信号，所述第三时钟信号的相位与所述第一时钟信号、所述第二时钟信号的相位不同；
频段选择模块，所述频段选择模块与所述相位插值模块连接，所述频段选择模块的输入端用于接收频段选择信号，所述频段选择模块用于根据所述频段选择信号控制所述相位插值模块的工作频段。
进一步的，相位插值模块包括：
第一反向阵列单元，所述第一反向阵列单元接收所述第一时钟信号，用于根据所述第一时钟信号，输出第一输出电平；
第二反向阵列单元，所述第二反向阵列单元接收所述第二时钟信号，用于根据所述第二时钟信号，输出第二输出电平；
输出单元，用于根据所述第一输出电平、所述第二输出电平调整充放电阶段，影响所述输出单元的电平变化情况并输出所述第三时钟信号。
进一步的，相位插值模块还包括：
第一开关，所述第一开关的输入端用于接收相位插值信号，所述第一开关与所述第一反向阵列单元连接，用于根据所述相位插值信号控制所述第一反向阵列单元的通断，调整输出的电流，输出所述第一输出电平；
第二开关，所述第二开关的输入端用于接收所述相位插值信号，所述第二开关与所述第二反向阵列单元连接，用于根据所述相位插值信号控制所述第二反向阵列单元的通断，调整输出的电流，输出所述第二输出电平。
进一步的，所述第一反向阵列单元包括：
第一晶体管，所述第一晶体管的栅极接收所述第一时钟信号，所述第一时钟信号控制所述第一晶体管导通或者断开，以输出所述第一输出电平；
第二晶体管，所述第二晶体管的栅极接收所述第一时钟信号，所述第一时钟信号控制所述第二晶体管导通或者断开，以输出所述第一输出电平；
所述第二反向阵列单元包括：
第三晶体管，所述第三晶体管的栅极接收所述第二时钟信号，所述第二时钟信号控制所述第三晶体管导通或者断开，以输出所述第二输出电平；
第四晶体管，所述第四晶体管的栅极接收所述第二时钟信号，所述第二时钟信号控制所述第四晶体管导通或者断开，以输出所述第二输出电平。
进一步的，所述第一开关包括：
第五晶体管，所述第五晶体管的源极与所述第一晶体管的漏极连接；
第六晶体管，所述第六晶体管的漏极与所述第五晶体管的漏极连接，所述第六晶体管的源极与所述第二晶体管的漏极连接；
所述第二开关包括：
第七晶体管，所述第七晶体管的源极与所述第三晶体管的漏极连接；
第八晶体管，所述第八晶体管的漏极与所述第七晶体管的漏极连接，所述第八晶体管的源极与所述第四晶体管的漏极连接。
进一步的，所述第五晶体管的栅极和所述第八晶体管的栅极接收第一相位插值信号；
所述第六晶体管的栅极和所述第七晶体管的栅极接收第二相位插值信号；
所述第一相位插值信号和所述第二相位插值信号的相位相反。
进一步的，频段选择单元包括：
第一选择单元，所述第一选择单元与所述第一反向阵列单元并联连接，所述第一选择单元的输入端接收频段选择信号，用于控制所述第一反向阵列单元的工作频段；
第二选择单元，所述第二选择单元与所述第二反向阵列单元并联连接，所述第二选择单元的输入端接收所述频段选择信号，用于控制所述第二反向阵列单元的工作频段。
进一步的，所述第一选择单元包括：
第九晶体管，所述第九晶体管的源极与所述第一晶体管的漏极连接；
第十晶体管，所述第十晶体管的漏极与所述第九晶体管的漏极连接，所述第十晶体管的源极与所述第二晶体管的漏极连接；
所述第二选择单元包括：
第十一晶体管，所述第十一晶体管的源极与所述第四晶体管的漏极连接；
第十二晶体管，所述第十二晶体管的漏极与所述第十一晶体管的漏极连接，所述第十二晶体管的源极与所述第四晶体管的漏极连接。
进一步的，所述第九晶体管的栅极和所述第十一晶体管的栅极接收第一频段选择信号；
所述第十晶体管的栅极和所述第十二晶体管的栅极接收第二频段选择信号；
所述第一频段选择信号和所述第二频段选择信号的相位相反。
本申请实施例提供一种锁相环电路，包括上述实施例所述的相位插值电路。
在本申请实施例中，提供一种相位插值电路，包括相位插值模块和频段选择模块，相位插值模块的第一端用于接收第一时钟信号，相位插值模块的第二端用于接收第二时钟信号，相位插值模块用于根据第一时钟信号的第二时钟信号输出第三时钟信号，其中第三时钟信号的相位与第一时钟信号、第二时钟信号的相位不同；频段选择模块与相位插值信号连接，其输入端用于接收频段选择信号，根据频段选择信号控制相位插值模块的工作频段，相位插值模块能够适应其输入端接收的第一时钟信号以及第二时钟信号的输入频率，并输出第三时钟信号；频段选择模块能够控制相位插值模块的工作频段，根据工作频段能够调整相位插值模块的结构，在适应输入信号的输入频率也保证相位插值电路的线性度，提高相位插值电路的工作效果。
本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请实施例的提供的相位插值电路的结构示意图。
图2示出了本申请实施例提供的相位插值模块的结构示意图。
图3示出了本申请另一实施例提供的相位插值模块的结构示意图。
图4示出了本申请实施例提供的频段选择模块的结构示意图。
附图标记说明：
相位插值电路10，相位插值模块100，频段选择模块200，第一反向阵列单元101，第二反向阵列单元102，第一开关103，第二开关104，第一选择单元201，第二选择单元202，第一晶体管CMOS1，第二晶体管CMOS2，第三晶体管CMOS3，第四晶体管CMOS4，第五晶体管CMOS5，第六晶体管CMOS6，第七晶体管CMOS7，第八晶体管CMOS8，第九晶体管CMOS9，第十晶体管CMOS10，第十一晶体管CMOS11，第十二晶体管CMOS12。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本申请将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。
在锁相环电路系统中，为了减少输出频率的电磁干扰，会用到扩频时钟技术（Spread Spectrum Clock，SSC）。在实现SSC功能的电路中，在锁相环电路中增加相位插值模块，以精准调节输出频率的展频精度和范围。这就要求相位插值模块在进行相位插值的过程中，有较高的线性度。
常见的相位插值模块受限于电路结构，只能对一定频段范围的输入信号保持较高的线性度，当输入频率超过该频段范围时，会使线性度恶化。导致相位插值模块不能应用于缴款范围的输入频率，造成工作较高不佳。
图1示出了本申请实施例提供的相位插值电路的结构示意图。如图1所示，相位插值电路10包括：
相位插值模块100，相位插值模块100的第一端用于接收第一时钟信号In_ph1，相位插值模块100的第二端用于接收第二时钟信号In_ph2，相位插值模块100用于根据第一时钟信号In_ph1和第二时钟信号In_ph2输出第三时钟信号out_ph，第三时钟信号out_ph的相位与第一时钟信号In_ph1、第二时钟信号In_ph2的相位不同；
频段选择模块200，频段选择模块200与相位插值模块100连接，频段选择模块200的输入端用于接收频段选择信号clk_sel，频段选择模块200用于根据频段选择信号clk_sel控制相位插值模块100的工作频段。
具体的，相位插值模块100的第一端接收第一时钟信号In_ph1，第二端接收第二时钟信号In_ph2。输出的第三时钟信号out_ph的相位与第一时钟信号In_ph1的相位、第二时钟信号In_ph2的相位不相同。第一时钟信号In_ph1的相位与第二时钟信号In_ph2的相位不相同时，第三时钟信号out_ph的相位介于第一时钟信号In_ph1的相位与第二时钟信号In_ph2的相位之间。
当相位插值模块100应用于锁相环电路中时，锁相环电路产生四个相位差间隔90度的时钟信号，即PH0、PH90、PH180、PH270。
基于最终需要的时钟信号的相位，在上述两个相位中进行均分切割，最终输出所需的相位的时钟信号。例如，需要一个PH150的时钟信号，则选中第一时钟信号In_ph1PH90以及第二时钟信号In_ph2PH180，在两者之间均匀切割，以输出PH150的时钟信号。
频段选择模块200与相位插值模块100连接，频段选择模块200的输入端用于接收频段选择信号clk_sel。
频段选择信号clk_sel用于控制频段选择模块200的通断情况。因为频段选择模块200与相位插值模块100连接，频段选择模块200的通断发生变化时，会影响相位插值模块100的通路的阻抗，相当于调整了相位插值模块100的结构，使其能够适应于更宽输入频率范围的工作状态，当输入信号的工作频率变化时，仍然能够输出第三时钟信号out_ph，且保证较好的线性度。
将频段选择模块200与相位插值模块100的输出路径并联，通过频段选择信号clk_sel控制频段选择模块200是否接入输出路径。当输入频率为低频段时，则控制频段选择模块200断开，相位插值模块100按照原来的电路结构工作；当输入频率为高频段时，则控制频段选择模块200接入，与相位插值模块100的输出路径并联，减小了输出路径上的阻抗，增大了在高频段时的时钟信号驱动能力，因此提高了输入频率在高频端时的输出的时钟信号的线性度，扩宽了相位插值电路10的工作范围。
可选的，频段选择模块200与相位插值模块100的连接方式与相位插值模块100的电路结构相关，例如相位插值模块100采用电流源控制，则频段选择开关通过并联到控制电流的电流源处来调节时钟信号经过的路径。
可选的，可将多个相位插值电路并联，相位插值电路的个数与相位跳变位数相关。
通过数字信号控制相位插值电路调整输出的时钟信号的相位，数字信号为pll_phase_adj<6:0>，<6:0>表示相位跳变位数。
相位跳变位数指的是将第一时钟信号In_ph1和第二时钟信号In_ph2之间的相位差均匀切分成几份。例如，第一时钟信号In_ph1为PH0，第二时钟信号In_ph2为PH90，两者相位差为90，需要生成的相位为PH75的时钟信号，将相位差90切分成6份之后，控制相位插值电路按照每份PH15的相位偏移，生成带有新的相位的时钟信号。
在本申请实施例中，提供一种相位插值电路，包括相位插值模块100和频段选择模块200，相位插值模块100的第一端用于接收第一时钟信号In_ph1，相位插值模块100的第二端用于接收第二时钟信号In_ph2，相位插值模块100用于根据第一时钟信号In_ph1的第二时钟信号In_ph2输出第三时钟信号out_ph，其中第三时钟信号out_ph的相位与第一时钟信号In_ph1、第二时钟信号In_ph2的相位不同；频段选择模块200与相位插值信号连接，其输入端用于接收频段选择信号，根据频段选择信号控制相位插值模块100的工作频段，相位插值模块100能够适应其输入端接收的第一时钟信号In_ph1以及第二时钟信号In_ph2的输入频率，并输出第三时钟信号out_ph；频段选择模块200能够控制相位插值模块100的工作频段，根据工作频段能够调整相位插值模块100的结构，在适应输入信号的输入频率也保证相位插值电路的线性度，提高相位插值电路的工作效果。
图2示出了本实施例提供的相位插值模块100的结构示意图。进一步的，相位插值模块100包括：
第一反向阵列单元101，第一反向阵列单元101接收第一时钟信号In_ph1，用于根据第一时钟信号In_ph1，输出第一输出电平；
第二反向阵列单元102，第二反向阵列单元102接收第二时钟信号In_ph2，用于根据第二时钟信号In_ph2，输出第二输出电平；
输出单元，用于根据第一输出电平、第二输出电平调整充放电阶段，影响输出单元的电平变化情况并输出第三时钟信号。
具体的，第一反向阵列单元101的输入端接收第一时钟信号In_ph1，第二反向阵列单元102的输入端接收第二时钟信号In_ph2。频段选择模块200与第一反向阵列单元101、第二反向阵列单元102并联。
第一反向阵列单元101与第二反向阵列单元102并联连接，构成两条支路。
输出单元的输出端口out由第一反向阵列单元101的输出路径与第二反向阵列单元102的输出路径结合得到。
通过控制第一反向阵列单元101的使能，调整输出的第一输出电平。需要说明的是，第一输出电平指的阶段性内各个时间点的电平。通过改变在放电阶段的放电电荷，最终改变输出的时钟信号的波形，起到调整输出的时钟信号的相位。
第二反向阵列单元102的工作原理与第一反向阵列单元101的工作原理相同，在此不再赘述。
在本实施例中，第一反向阵列单元101与第二反向阵列单元102与频段选择模块200并联，改变了每条支路的输出阻抗，使相位插值电路能够适应于高频段的输入时钟信号。
如图2所示，第一反向阵列单元101包括：
第一晶体管CMOS1，第一晶体管CMOS1的栅极接收第一时钟信号In_ph1，第一时钟信号In_ph1控制第一晶体管CMOS1导通或者断开，以输出第一输出电平；
第二晶体管CMOS2，第二晶体管CMOS2的栅极接收第一时钟信号In_ph1，第一时钟信号In_ph1控制第二晶体管CMOS2导通或者断开，以输出第一输出电平；
第二反向阵列单元包括：
第三晶体管CMOS3，第三晶体管CMOS3的栅极接收第二时钟信号In_ph2，第二时钟信号In_ph2控制第三晶体管CMOS3导通或者断开，以输出第二输出电平；
第四晶体管CMOS4，第四晶体管CMOS4的栅极接收第二时钟信号In_ph2，第二时钟信号In_ph2控制第四晶体管CMOS4导通或者断开，以输出第二输出电平。
具体的，第一晶体管CMOS1与第三晶体管CMOS3均为PMOS晶体管，第二晶体管CMOS2与第四晶体管CMOS4均为NMOS晶体管。
第一晶体管CMOS1的漏极与第二晶体管CMOS2的漏极之间的连接点作为输出单元的输出端口out。
图3示出了本申请另一实施例提供的相位插值模块100的结构示意图。进一步的，相位插值模块100还包括：
第一开关103，第一开关103的输入端用于接收相位插值信号，第一开关103与第一反向阵列单元101连接，用于根据相位插值信号控制第一反向阵列单元101的通断，调整输出的电流，输出第一输出电平；
第二开关104，第二开关104的输入端用于接收相位插值信号，第二开关104与第二反向阵列单元102连接，用于根据相位插值信号控制第二反向阵列单元102的通断，调整输出的电流，输出第二输出电平。
具体的，第一开关103与第一反向阵列单元101连接，第二开关104与第二反向阵列单元102连接。
第一开关103的输入端连接相位插值信号，相位插值信号用于控制第一开关103的通断，因第一开关103与第一反向阵列单元101连接，第一开关103的通断必然会影响第一反向阵列单元101的通断。
通过调整第一反向阵列单元101的通断，影响其输出的电流变化情况，以输出第一输出电平。
需要说明的是，第一输出电平指的是在一定时间范围内的输出电平的变化情况。
第二开关104以及第二反向阵列单元102的工作原理与第一开关103以及第一反向阵列单元101的一致，在此不再赘述。
如图3所示，第一开关103包括：
第五晶体管CMOS5，第五晶体管CMOS5的源极与第一晶体管CMOS1的漏极连接；
第六晶体管CMOS6，第六晶体管CMOS6的漏极与第五晶体管CMOS5的漏极连接，第六晶体管CMOS6的源极与第二晶体管CMOS2的漏极连接；
第二开关104包括：
第七晶体管CMOS7，第七晶体管CMOS7的源极与第三晶体管CMOS3的漏极连接；
第八晶体管CMOS8，第八晶体管CMOS8的漏极与第七晶体管CMOS7的漏极连接，第八晶体管CMOS8的源极与第四晶体管CMOS4的漏极连接。
第五晶体管CMOS5的栅极和第八晶体管CMOS8的栅极接收第一相位插值信号Inv_sel；
第六晶体管CMOS6的栅极和第七晶体管CMOS7的栅极接收第二相位插值信号Inv_seln；
第一相位插值信号Inv_sel和第二相位插值信号Inv_seln的相位相反。
具体的，当第一开关103与第一反向阵列单元101连接；第二开关104与第二反向阵列单元102连接后，第二开关104与第二反向阵列单元102构成反向逻辑单元。
在此基础上，第五晶体管CMOS5、第七晶体管CMOS7均为PMOS晶体管，第六晶体管CMOS6、第八晶体管CMOS8均为NMOS晶体管。第五晶体管CMOS5、第八晶体管CMOS8的栅极连接第一相位插值信号Inv_sel，第六晶体管CMOS6、第七晶体管CMOS7的栅极连接第二相位插值信号Inv_seln。第一相位插值信号Inv_sel与第二相位插值信号Inv_seln的相位相反，即当第五晶体管CMOS5、第六晶体管CMOS6被导通时，第七晶体管CMOS7、第八晶体管CMOS8则不被导通；反之同理，当第七晶体管CMOS7、第八晶体管CMOS8被导通时，第五晶体管CMOS5、第六晶体管CMOS6则不被导通。
通过相位插值信号调整第一反向阵列单元101的输出支路、第二反向阵列单元102的输出支路中晶体管使能的数目，调整流经输出支路的电流大小。
图4示出了本申请实施例提供的频段选择模块200的结构示意图。如图4所示，频段选择模块200包括：
第一选择单元201，第一选择单元201与第一反向阵列单元101并联连接，第一选择单元201的输入端接收频段选择信号，用于控制第一反向阵列单元101的工作频段；
第二选择单元202，第二选择单元202与第二反向阵列单元102并联连接，第二选择单元202的输入端接收频段选择信号，用于控制第二反向阵列单元102的工作频段。
具体的，第一选择单元201与第一反向阵列单元101并联连接，第一选择单元201的输入端接收频段选择信号。
第二选择单元202与第二反向阵列单元102并联连接，第二选择单元202的输入端接收频段选择信号。
第一反向阵列单元101以及第二反向阵列单元102的工作频段与输入的时钟信号的频率相关。
当输入的时钟信号的频率处于高频段，第一反向阵列单元101的电路结构使第一反向阵列单元101的工作频段与高频段对应。
具体的，频段选择信号能够控制第一选择单元201的通断，当第一选择单元201导通时，第一反向阵列单元101的输出路径上的阻抗会受到第一选择单元201的影响，使其适应输入的时钟信号的频率。
第二选择单元202和第二反向阵列单元102的工作原理与第一选择单元201和第一反向阵列单元101相同，在此不再赘述。
进一步的，第一选择单元201包括：
第九晶体管CMOS9，第九晶体管CMOS9的源极与第一晶体管CMOS1的漏极连接；
第十晶体管CMOS10，第十晶体管CMOS10的漏极与第九晶体管CMOS9的漏极连接，第十晶体管CMOS10的源极与第二晶体管CMOS2的漏极连接；
第二选择单元202包括：
第十一晶体管CMOS11，第十一晶体管CMOS11的源极与第四晶体管CMOS4的漏极连接；
第十二晶体管CMOS12，第十二晶体管CMOS12的漏极与第十一晶体管CMOS11的漏极连接，第十二晶体管CMOS12的源极与第四晶体管CMOS4的漏极连接。
第九晶体管CMOS9的栅极和第十一晶体管CMOS11的栅极接收第一频段选择信号；
第十晶体管CMOS10的栅极和第十二晶体管CMOS12的栅极接收第二频段选择信号；
第一频段选择信号和第二频段选择信号的相位相反。
基于上述实施例，第九晶体管CMOS9的漏极与第十晶体管CMOS10的漏极之间的连接点与第一反向阵列单元101的输出端连接。即第九晶体管CMOS9的漏极与第十晶体管CMOS10的漏极之间的连接点与第一晶体管CMOS1的漏极与第二晶体管CMOS2的漏极之间的连接点连接；或者第九晶体管CMOS9的漏极与第十晶体管CMOS10的漏极之间的连接点连接与第三晶体管CMOS3的漏极与第四晶体管CMOS4的漏极之间的连接点连接作为输出端口out。
同理，第十一晶体管CMOS11的漏极与第十二晶体管CMOS12的漏极之间的连接点与第二反向阵列单元102的输出端连接。即第十一晶体管CMOS11的漏极与第十二晶体管CMOS12的漏极之间的连接点与第三晶体管CMOS3的漏极与第四晶体管CMOS4的漏极之间的连接点连接。
第九晶体管CMOS9的栅极与第十一晶体管CMOS11的栅极接收第一频段选择信号clk_sel2。第十晶体管CMOS10的栅极与第十二晶体管CMOS12的栅极接收第二频段选择信号clk_sel1。
第九晶体管CMOS9、第十一晶体管CMOS11为PMOS晶体管，第十晶体管CMOS10、第十二晶体管CMOS12为NMOS晶体管。
本申请实施例提供一种锁相环电路，包括上述实施例提供的相位插值电路。
本实施例提供的锁相环电路包括鉴频器、环振器、相位插值电路、通道分频器以及反馈分频器。输入的时钟信号经过鉴频器、环振器之后进入相位插值电路，由其生成所需的相位的时钟信号。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种相位插值电路，其特征在于，包括：
相位插值模块，所述相位插值模块的第一端用于接收第一时钟信号，所述相位插值模块的第二端用于接收第二时钟信号，所述相位插值模块用于根据所述第一时钟信号和所述第二时钟信号输出第三时钟信号，所述第三时钟信号的相位与所述第一时钟信号、所述第二时钟信号的相位都不同；
频段选择模块，所述频段选择模块与所述相位插值模块连接，所述频段选择模块的输入端用于接收频段选择信号，所述频段选择模块用于根据所述频段选择信号控制所述相位插值模块的工作频段；当输入所述相位插值模块的输入频率为低频段时，则控制所述频段选择模块断开；当输入所述相位插值模块的输入频率为高频段时，则控制所述频段选择模块接入，与所述相位插值模块的输出路径并联。
2.根据权利要求1所述的相位插值电路，其特征在于，所述相位插值模块包括：
第一反向阵列单元，所述第一反向阵列单元接收所述第一时钟信号，用于根据所述第一时钟信号，输出第一输出电平；
第二反向阵列单元，所述第二反向阵列单元接收所述第二时钟信号，用于根据所述第二时钟信号，输出第二输出电平；
输出单元，用于根据所述第一输出电平、所述第二输出电平调整充放电阶段，影响所述输出单元的电平变化情况并输出所述第三时钟信号。
3.根据权利要求2所述的相位插值电路，其特征在于，所述相位插值模块还包括：
第一开关，所述第一开关的输入端用于接收相位插值信号，所述第一开关与所述第一反向阵列单元连接，用于根据所述相位插值信号控制所述第一反向阵列单元的通断，调整输出的电流，输出所述第一输出电平；
第二开关，所述第二开关的输入端用于接收所述相位插值信号，所述第二开关与所述第二反向阵列单元连接，用于根据所述相位插值信号控制所述第二反向阵列单元的通断，调整输出的电流，输出所述第二输出电平。
4.根据权利要求3所述的相位插值电路，其特征在于，
所述第一反向阵列单元包括：
第一晶体管，所述第一晶体管的栅极接收所述第一时钟信号，所述第一时钟信号控制所述第一晶体管导通或者断开，以输出所述第一输出电平；
第二晶体管，所述第二晶体管的栅极接收所述第一时钟信号，所述第一时钟信号控制所述第二晶体管导通或者断开，以输出所述第一输出电平；
所述第二反向阵列单元包括：
第三晶体管，所述第三晶体管的栅极接收所述第二时钟信号，所述第二时钟信号控制所述第三晶体管导通或者断开，以输出所述第二输出电平；
第四晶体管，所述第四晶体管的栅极接收所述第二时钟信号，所述第二时钟信号控制所述第四晶体管导通或者断开，以输出所述第二输出电平。
5.根据权利要求4所述的相位插值电路，其特征在于，
所述第一开关包括：
第五晶体管，所述第五晶体管的源极与所述第一晶体管的漏极连接；
第六晶体管，所述第六晶体管的漏极与所述第五晶体管的漏极连接，所述第六晶体管的源极与所述第二晶体管的漏极连接；
所述第二开关包括：
第七晶体管，所述第七晶体管的源极与所述第三晶体管的漏极连接；
第八晶体管，所述第八晶体管的漏极与所述第七晶体管的漏极连接，所述第八晶体管的源极与所述第四晶体管的漏极连接。
6.根据权利要求5所述的相位插值电路，其特征在于，所述第五晶体管的栅极和所述第八晶体管的栅极接收第一相位插值信号；
所述第六晶体管的栅极和所述第七晶体管的栅极接收第二相位插值信号；
所述第一相位插值信号和所述第二相位插值信号的相位相反。
7.根据权利要求4所述的相位插值电路，其特征在于，所述频段选择模块包括：
第一选择单元，所述第一选择单元与所述第一反向阵列单元并联连接，所述第一选择单元的输入端接收频段选择信号，用于控制所述第一反向阵列单元的工作频段；
第二选择单元，所述第二选择单元与所述第二反向阵列单元并联连接，所述第二选择单元的输入端接收所述频段选择信号，用于控制所述第二反向阵列单元的工作频段。
8.根据权利要求7所述的相位插值电路，其特征在于，
所述第一选择单元包括：
第九晶体管，所述第九晶体管的源极与所述第一晶体管的漏极连接；
第十晶体管，所述第十晶体管的漏极与所述第九晶体管的漏极连接，所述第十晶体管的源极与所述第二晶体管的漏极连接；
所述第二选择单元包括：
第十一晶体管，所述第十一晶体管的源极与所述第四晶体管的漏极连接；
第十二晶体管，所述第十二晶体管的漏极与所述第十一晶体管的漏极连接，所述第十二晶体管的源极与所述第四晶体管的漏极连接。
9.根据权利要求8所述的相位插值电路，其特征在于，
所述第九晶体管的栅极和所述第十一晶体管的栅极接收第一频段选择信号；
所述第十晶体管的栅极和所述第十二晶体管的栅极接收第二频段选择信号；
所述第一频段选择信号和所述第二频段选择信号的相位相反。
10.一种锁相环电路，其特征在于，所述锁相环电路包括权利要求1-9任一项所述的相位插值电路。
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