JP2018121224A - 可変遅延回路 - Google Patents
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Abstract
【課題】遅延量を変化させた場合でも、出力信号の直流動作点を一定に保つ。
【解決手段】可変遅延回路は、差動出力端子OUTP,OUTNと接地との間に定電流を流す電流源ISと、差動信号を入力とし、差動出力端子OUTP,OUTNと電流源ISとの間に挿入される差動対トランジスタM1,M2と、差動出力端子OUTP,OUTNと電流源ISとの間に差動対トランジスタM1,M2と並列に挿入され、外部から入力される制御電圧Vctlに応じて自身に流れる電流が変化する電流バイパス回路とを備える。電流バイパス回路は、ゲートに制御電圧Vctlが印加され、ドレインが差動出力端子OUTP,OUTNに接続され、ソースが電流源ISに接続された1対のトランジスタM3,M4から構成される。
【選択図】 図1
【解決手段】可変遅延回路は、差動出力端子OUTP,OUTNと接地との間に定電流を流す電流源ISと、差動信号を入力とし、差動出力端子OUTP,OUTNと電流源ISとの間に挿入される差動対トランジスタM1,M2と、差動出力端子OUTP,OUTNと電流源ISとの間に差動対トランジスタM1,M2と並列に挿入され、外部から入力される制御電圧Vctlに応じて自身に流れる電流が変化する電流バイパス回路とを備える。電流バイパス回路は、ゲートに制御電圧Vctlが印加され、ドレインが差動出力端子OUTP,OUTNに接続され、ソースが電流源ISに接続された1対のトランジスタM3,M4から構成される。
【選択図】 図1
Description
本発明は、入力された信号を遅延させて出力する遅延回路に係り、特に外部制御信号によって遅延時間を変化させることが可能な可変遅延回路に関するものである。
可変遅延回路は、例えばリング型電圧制御発振器(リング型VCO(Voltage Controlled Oscillator))などに用いられる。図7にリング型VCOの回路例を示す。リング型VCOは、遅延回路100を2N−1段(Nは自然数)接続したものである。遅延回路100の総遅延量がtdであるとき、リング型VCOの発振周波数fは式(1)のように表される。
式(1)より、遅延量tdが変化すれば発振周波数fを変化させることができるため、遅延回路100として可変遅延回路を用いることで、VCOを実現できる。
図8に非特許文献1に報告されている可変遅延回路の例を示す。図8の例では、トランジスタM1,M2と出力抵抗ROUT1,ROUT2とテール電流源TIとからなるCML(Current Mode Logic)型の差動アンプを1段の遅延回路として用いており、テール電流源TIの電流量を制御電圧Vctlによって変化させることで差動アンプの遅延量を制御している。
図8に非特許文献1に報告されている可変遅延回路の例を示す。図8の例では、トランジスタM1,M2と出力抵抗ROUT1,ROUT2とテール電流源TIとからなるCML(Current Mode Logic)型の差動アンプを1段の遅延回路として用いており、テール電流源TIの電流量を制御電圧Vctlによって変化させることで差動アンプの遅延量を制御している。
差動アンプで生じる遅延量は、出力端子OUTP,OUTNに備わる容量負荷(配線容量や次段回路の入力容量など)を充放電するために費やされる時間によって決定されるが、テール電流源TIの電流量を変化させることにより、差動アンプの駆動能力が変化し、容量負荷の充放電に必要な時間が変化する。これによって回路の遅延量を変化させることが可能となる。
図8に示した可変遅延回路では、遅延時間を変化させるためにテール電流源TIの電流量を変化させる際に、信号の遅延時間のみでなく、出力端子OUTP,OUTNから出力される信号の直流動作点および振幅が同時に変化するため、遅延回路の次段に接続される回路に広い入力ダイナミックレンジが必要になるという課題があった。
また、電流量が小さい場合にはトランジスタM1,M2の駆動力が低下し、出力信号の立ち上がり、立ち下がりに必要な時間が増加するため、利用可能な信号速度が制限され、逆に電流量が過剰に大きい場合にはトランジスタM1,M2の動作点が飽和動作領域から外れ、差動アンプの駆動力が低下してしまうことによる制限を受けるため、広範囲に遅延量を変化させることが難しいという点も課題であった。
J.O.Plouchart et al.,"A 31 GHz CML Ring VCO with 5.4ps Delay in a 0.12-μm SOI CMOS Technology",ESSCIRC 2003
本発明は、上記課題を解決するためになされたもので、遅延量を変化させた場合でも、出力信号の直流動作点を一定に保つことが可能な可変遅延回路を提供することを目的とする。
また、本発明は、入力信号の速度制限なしに広範囲な可変遅延量を得ることができる可変遅延回路を提供することを目的とする。
また、本発明は、入力信号の速度制限なしに広範囲な可変遅延量を得ることができる可変遅延回路を提供することを目的とする。
本発明の可変遅延回路は、第1の差動信号を入力する一対の差動入力端子と前記第1の差動信号に応じた第2の差動信号を出力する一対の差動出力端子とに接続された差動対トランジスタと、前記差動対トランジスタと接地との間に設けられた定電流源と、前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、外部から入力される制御電圧に応じて自身に流れる電流が変化する電流バイパス回路とを備えることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記電流バイパス回路は、それぞれのゲートに前記制御電圧が印加され、それぞれのドレインが対応する前記差動出力端子に接続され、それぞれのソースが前記定電流源に接続された1対のトランジスタから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、前記第1の差動信号による前記第2の差動信号のHigh/Low状態の切り替わりが始まるまで前記差動出力端子の電位を保持するラッチ回路と、このラッチ回路と前記定電流源との間に挿入され、前記制御電圧に応じて前記ラッチ回路に流れる電流を調整する可変電流源とから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記電流バイパス回路は、それぞれのゲートに前記制御電圧が印加され、それぞれのドレインが対応する前記差動出力端子に接続され、それぞれのソースが前記定電流源に接続された1対のトランジスタから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、前記第1の差動信号による前記第2の差動信号のHigh/Low状態の切り替わりが始まるまで前記差動出力端子の電位を保持するラッチ回路と、このラッチ回路と前記定電流源との間に挿入され、前記制御電圧に応じて前記ラッチ回路に流れる電流を調整する可変電流源とから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例は、前記差動出力端子と前記差動対トランジスタとの間にそれぞれ挿入され、それぞれのゲートに所定のバイアス電圧が印加される一対の第1のトランジスタをさらに備えることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記ラッチ回路は、ゲートが前記差動出力端子の内の一方の端子に接続され、ドレインが前記差動出力端子の内の他方の端子に接続され、ソースが前記可変電流源に接続された第2のトランジスタと、ゲートが前記他方の端子に接続され、ドレインが前記一方の端子に接続され、ソースが前記可変電流源に接続された第3のトランジスタとから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記ラッチ回路は、入力端子が前記差動出力端子の内の一方の端子に接続され、出力端子および電源端子が前記差動出力端子の内の他方の端子に接続され、接地端子が前記可変電流源に接続された第1のインバータと、入力端子が前記他方の端子に接続され、出力端子および電源端子が前記一方の端子に接続され、接地端子が前記可変電流源に接続された第2のインバータとから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記ラッチ回路は、ゲートが前記差動出力端子の内の一方の端子に接続され、ドレインが前記差動出力端子の内の他方の端子に接続され、ソースが前記可変電流源に接続された第2のトランジスタと、ゲートが前記他方の端子に接続され、ドレインが前記一方の端子に接続され、ソースが前記可変電流源に接続された第3のトランジスタとから構成されることを特徴とするものである。
また、本発明の可変遅延回路の1構成例において、前記ラッチ回路は、入力端子が前記差動出力端子の内の一方の端子に接続され、出力端子および電源端子が前記差動出力端子の内の他方の端子に接続され、接地端子が前記可変電流源に接続された第1のインバータと、入力端子が前記他方の端子に接続され、出力端子および電源端子が前記一方の端子に接続され、接地端子が前記可変電流源に接続された第2のインバータとから構成されることを特徴とするものである。
本発明によれば、電流源と差動対トランジスタと電流バイパス回路とを設けることにより、回路の遅延時間を変化させた場合でも、出力信号の直流動作点を一定に保つことが可能となる。
また、本発明では、電流バイパス回路を、ラッチ回路と可変電流源とから構成することにより、従来と比較して入力信号の速度制限なしに広範囲な可変遅延量を得ながら、出力信号の直流動作点、出力信号の振幅、および出力信号の立ち上がりや立ち下がりに必要な時間が変化しない可変遅延回路を実現することができる。その結果、本発明では、可変遅延回路の次段に接続される回路で広い入力ダイナミックレンジを確保する必要性を無くすことができる。
また、本発明では、差動出力端子と差動対トランジスタの出力端子との間に一対の第1のトランジスタをさらに挿入することにより、差動対トランジスタのドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲を広くすることができ、設計の容易化が可能である。
[第1の実施例]
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1の実施例に係る可変遅延回路の構成を示す回路図である。可変遅延回路は、ゲートが正相入力端子INPに接続され、ドレインが逆相出力端子OUTNに接続されたトランジスタM1と、ゲートが逆相入力端子INNに接続され、ドレインが正相出力端子OUTPに接続されたトランジスタM2と、一端が電源電圧に接続され、他端が逆相出力端子OUTNに接続された出力抵抗ROUT1と、一端が電源電圧に接続され、他端が正相出力端子OUTPに接続された出力抵抗ROUT2と、一端がトランジスタM1,M2のソースに接続され、他端が接地され、差動出力端子OUTP,OUTNと接地との間に定電流を流すテール電流源IS1と、ゲートに制御電圧Vctlが入力され、ドレインが逆相出力端子OUTNに接続され、ソースがテール電流源IS1の一端に接続されたトランジスタM3と、ゲートに制御電圧Vctlが入力され、ドレインが正相出力端子OUTPに接続され、ソースがテール電流源IS1の一端に接続されたトランジスタM4とから構成される。
以下、本発明の実施例について図面を参照して説明する。図1は本発明の第1の実施例に係る可変遅延回路の構成を示す回路図である。可変遅延回路は、ゲートが正相入力端子INPに接続され、ドレインが逆相出力端子OUTNに接続されたトランジスタM1と、ゲートが逆相入力端子INNに接続され、ドレインが正相出力端子OUTPに接続されたトランジスタM2と、一端が電源電圧に接続され、他端が逆相出力端子OUTNに接続された出力抵抗ROUT1と、一端が電源電圧に接続され、他端が正相出力端子OUTPに接続された出力抵抗ROUT2と、一端がトランジスタM1,M2のソースに接続され、他端が接地され、差動出力端子OUTP,OUTNと接地との間に定電流を流すテール電流源IS1と、ゲートに制御電圧Vctlが入力され、ドレインが逆相出力端子OUTNに接続され、ソースがテール電流源IS1の一端に接続されたトランジスタM3と、ゲートに制御電圧Vctlが入力され、ドレインが正相出力端子OUTPに接続され、ソースがテール電流源IS1の一端に接続されたトランジスタM4とから構成される。
差動対トランジスタM1,M2と出力抵抗ROUT1,ROUT2とテール電流源IS1とは、CML型差動アンプを構成している。トランジスタM3,M4は、電流バイパス回路を構成している。すなわち、本実施例の可変遅延回路は、CML型差動アンプの差動出力端子OUTP,OUTNとテール電流源IS1の端子Xとの間に差動対トランジスタM1,M2と並列に電流バイパス回路を設けたものである。
本実施例では、制御電圧Vctlを変化させることでトランジスタM3,M4に流れる電流値を制御することができ、それによって差動対トランジスタM1,M2に流れる電流を変化させることができる。制御電圧Vctlの上昇によってトランジスタM3,M4に流れる電流が増大し、差動対トランジスタM1,M2に流れる電流が減少して差動対トランジスタM1,M2の駆動力が低下すると、可変遅延回路の遅延時間が増大する。一方、制御電圧Vctlの低下によってトランジスタM3,M4に流れる電流が減少し、差動対トランジスタM1,M2に流れる電流が増大して差動対トランジスタM1,M2の駆動力が上昇すると、可変遅延回路の遅延時間が減少する。
このように、CML型差動アンプの差動対トランジスタM1,M2に流れる電流を変化させることにより、可変遅延回路が実現できることは従来と同様であるが、本実施例では、テール電流源IS1が一定の電流を流しているため、回路の遅延時間を変化させた場合でも、差動出力端子OUTP,OUTNから出力される信号の直流動作点を一定に保つことが可能となる。
[第2の実施例]
次に、本発明の第2の実施例について説明する。図2は本発明の第2の実施例に係る可変遅延回路の構成を示す回路図である。本実施例の可変遅延回路は、第1の実施例と同様にCML型差動アンプと電流バイパス回路とから構成されるが、電流バイパス回路の構成が第1の実施例と異なる。本実施例の電流バイパス回路は、ゲートが正相出力端子OUTPに接続され、ドレインが逆相出力端子OUTNに接続されたトランジスタM5と、ゲートが逆相出力端子OUTNに接続され、ドレインが正相出力端子OUTPに接続されたトランジスタM6と、ゲートに制御電圧Vctlが入力され、ドレインがトランジスタM5,M6のソースに接続され、ソースがテール電流源IS1の端子Xに接続されたトランジスタM7とから構成される。
次に、本発明の第2の実施例について説明する。図2は本発明の第2の実施例に係る可変遅延回路の構成を示す回路図である。本実施例の可変遅延回路は、第1の実施例と同様にCML型差動アンプと電流バイパス回路とから構成されるが、電流バイパス回路の構成が第1の実施例と異なる。本実施例の電流バイパス回路は、ゲートが正相出力端子OUTPに接続され、ドレインが逆相出力端子OUTNに接続されたトランジスタM5と、ゲートが逆相出力端子OUTNに接続され、ドレインが正相出力端子OUTPに接続されたトランジスタM6と、ゲートに制御電圧Vctlが入力され、ドレインがトランジスタM5,M6のソースに接続され、ソースがテール電流源IS1の端子Xに接続されたトランジスタM7とから構成される。
トランジスタM5,M6は、差動入力端子INP,INNに入力される差動信号に応じて差動出力端子OUTP,OUTNのHigh/Low状態の切り替わりが始まるまで差動出力端子OUTP,OUTNの現在の電位を保持するラッチ回路を構成している。トランジスタM7は、制御電圧Vctlに応じてラッチ回路に流れる電流を調整する可変電流源を構成している。
本実施例においても、制御電圧Vctlを制御することによって、トランジスタM5,M6に流れる電流を制御し、それによってトランジスタM1,M2に流れる電流を変化させることができ、可変遅延回路が実現できる点は第1の実施例と同じである。また、本実施例では、電流バイパス回路がラッチ回路を備えることにより、制御電圧Vctlが大きくなる場合にトランジスタM1,M2に流れる電流が減少することに因るCML型差動アンプの駆動力低下に加えて、電流バイパス回路のラッチ機能によって、差動出力端子OUTP,OUTNの現状の状態(HighまたはLowの状態)を保持するように働くため、差動出力端子OUTP,OUTNのHigh/Low状態を切り替えるためにCML型差動アンプに要求される駆動力が増加する。そのため、従来回路よりもさらに大きな遅延量を生じさせることができる。
また、本実施例の電流バイパス回路は、差動出力端子OUTP,OUTNのHigh/Low状態の切り替わりが始まるまでは前述した通り差動出力端子OUTP,OUTNの現在のHigh/Low状態を保持するように働くが、切り替わりが始まった後は差動出力端子OUTP,OUTNのHigh/Low状態が直前の状態と逆の状態に切り替わる動作(HighからLow、またはLowからHigh)を補う働きをするため、遅延量は増加する一方で信号の立ち上がり、立ち下がりに必要な時間に大きな変化は生じない。また、第1の実施例で説明したとおり、差動出力端子OUTP,OUTNと接地との間にテール電流源IS1が一定の電流を流すため、回路の遅延時間を変化させた場合でも、差動出力端子OUTP,OUTNから出力される信号の直流動作点は変動しない。さらに、本実施例では、差動出力端子OUTP,OUTNのHigh/Low状態が変化しない定常状態においてラッチ回路に電流が流れないため、回路の遅延時間を変化させた場合でも、差動出力端子OUTP,OUTNから出力される信号の振幅を一定に保つことが可能となる。
よって、本実施例では、従来と比較して信号の速度制限なしに広範囲な可変遅延量を得ながら、信号の直流動作点、信号の振幅、および信号の立ち上がりや立ち下がりに必要な時間が変化しない可変遅延回路を実現することができる。これにより、本実施例の可変遅延回路の次段に接続される回路で広い入力ダイナミックレンジを確保する必要性も無くすことができる。
図3は、図8に示した回路および図2に示した本実施例の回路をそれぞれを3段接続した可変遅延回路において、制御電圧Vctlを変化させた際の入出力間に生じる信号の遅延量を回路シミュレーションによって求め、制御電圧Vctlと遅延量の関係をプロットした図である。図3の30は従来の3段接続の可変遅延回路の特性を示し、31は本実施例の3段接続の可変遅延回路の特性を示している。今回、遅延量を求めるため、立ち上がり時間trと立ち下がり時間tfが共に10psでHigh/Lowが切り替わる台形波の差動信号を初段の回路の差動入力端子INP,INNに入力した際の、3段接続の可変遅延回路の総遅延時間を回路シミュレーションによって求めた。本シミュレーションは全て65nmCMOSプロセスのデバイスパラメタを用いて実施した。
図3より、従来の可変遅延回路では、9.6psの遅延量の可変幅が得られているのに対し、本実施例の可変遅延回路では、約1.8倍大きな17.1psの遅延量の可変幅が得られていることが分かる。
また、制御電圧Vctl=0.6V、1.2Vそれぞれの場合において、図8に示した従来の可変遅延回路および図2に示した本実施例の可変遅延回路に動作速度12.5GbpsのPRBS信号を入力した際の出力信号のアイ波形シミュレーション結果を図4(A)、図4(B)、図4(C)、図4(D)に示す。図4(A)は制御電圧Vctl=0.6Vの場合の従来の可変遅延回路の出力信号を示し、図4(B)は制御電圧Vctl=1.2Vの場合の従来の可変遅延回路の出力信号を示している。また、図4(C)は制御電圧Vctl=0.6Vの場合の本実施例の可変遅延回路の出力信号を示し、図4(D)は制御電圧Vctl=1.2Vの場合の本実施例の可変遅延回路の出力信号を示している。
図4(A)〜図4(D)より、従来の可変遅延回路では、制御電圧Vctlが変化した場合に出力信号の振幅、立ち上がり時間および立ち下がり時間が大きく変化しているのに対し、本実施例の可変遅延回路では、出力信号の振幅、立ち上がり時間および立ち下がり時間がほとんど変化していないことが確認できる。
以上の結果より、本実施例では、広範囲な遅延量の可変が可能であり、かつ出力信号の振幅、立ち上がり時間および立ち下がり時間の変化が小さい可変遅延回路を実現可能であることが分かる。
[第3の実施例]
次に、本発明の第3の実施例について説明する。図5は本発明の第3の実施例に係る可変遅延回路の構成を示す回路図である。第2の実施例との差分は、CML型差動アンプが新たにトランジスタM8,M9を備えたカスコード型アンプになっている点である。すなわち、本実施例のCML型差動アンプは、差動対トランジスタM1,M2と、出力抵抗ROUT1,ROUT2と、テール電流源IS1と、ゲートに所定のバイアス電圧BIASが印加され、ドレインが逆相出力端子OUTNに接続され、ソースがトランジスタM1のドレインに接続されたトランジスタM8と、ゲートにバイアス電圧BIASが印加され、ドレインが正相出力端子OUTPに接続され、ソースがトランジスタM2のドレインに接続されたトランジスタM9とから構成される。
次に、本発明の第3の実施例について説明する。図5は本発明の第3の実施例に係る可変遅延回路の構成を示す回路図である。第2の実施例との差分は、CML型差動アンプが新たにトランジスタM8,M9を備えたカスコード型アンプになっている点である。すなわち、本実施例のCML型差動アンプは、差動対トランジスタM1,M2と、出力抵抗ROUT1,ROUT2と、テール電流源IS1と、ゲートに所定のバイアス電圧BIASが印加され、ドレインが逆相出力端子OUTNに接続され、ソースがトランジスタM1のドレインに接続されたトランジスタM8と、ゲートにバイアス電圧BIASが印加され、ドレインが正相出力端子OUTPに接続され、ソースがトランジスタM2のドレインに接続されたトランジスタM9とから構成される。
第2の実施例では、電流バイパス回路については差動出力端子OUTP,OUTNとテール電流源IS1の端子Xとの間に2段のトランジスタ(M6とM7、またはM5とM7)が存在するのに対し、CML型差動アンプについては差動出力端子OUTP,OUTNとテール電流源IS1の端子Xとの間に1段のトランジスタ(M1またはM2)のみが存在するため、トランジスタM1,M2のドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲が狭く、設計が難しいという課題があった。
これに対して、本実施例では、差動アンプについても差動出力端子OUTP,OUTNとテール電流源IS1の端子Xとの間に2段のトランジスタ(M8とM1、またはM9とM2)が存在し、トランジスタM1,M2のドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲が広くなるため、設計の容易化が可能である。
[第4の実施例]
次に、本発明の第4の実施例について説明する。図6は本発明の第4の実施例に係る可変遅延回路の構成を示す回路図である。本実施例では、第2、第3の実施例と同様に可変遅延回路中の電流バイパス回路を、ラッチ回路と可変電流源によって構成しているが、ラッチ回路の構成が第2、第3の実施例と異なる。本実施例のラッチ回路は、入力端子が逆相出力端子OUTNに接続され、出力端子および電源端子が正相出力端子OUTPに接続され、接地端子がトランジスタM7のドレインに接続されたインバータINV1と、入力端子が正相出力端子OUTPに接続され、出力端子および電源端子が逆相出力端子OUTNに接続され、接地端子がトランジスタM7のドレインに接続されたインバータINV2とから構成される。
次に、本発明の第4の実施例について説明する。図6は本発明の第4の実施例に係る可変遅延回路の構成を示す回路図である。本実施例では、第2、第3の実施例と同様に可変遅延回路中の電流バイパス回路を、ラッチ回路と可変電流源によって構成しているが、ラッチ回路の構成が第2、第3の実施例と異なる。本実施例のラッチ回路は、入力端子が逆相出力端子OUTNに接続され、出力端子および電源端子が正相出力端子OUTPに接続され、接地端子がトランジスタM7のドレインに接続されたインバータINV1と、入力端子が正相出力端子OUTPに接続され、出力端子および電源端子が逆相出力端子OUTNに接続され、接地端子がトランジスタM7のドレインに接続されたインバータINV2とから構成される。
第2の実施例で説明したとおり、トランジスタM7は、制御電圧Vctlに応じて電流バイパス回路(ラッチ回路)に流れる電流を調整する可変電流源を構成している。
第2、第3の実施例では、2つのトランジスタM5,M6でラッチ回路を構成していたが、本実施例のように2つのインバータINV1,INV2でラッチ回路を構成してもよい。
また、ラッチ回路については、第2〜第4の実施例で説明した構成では無く、その他一般的なラッチ回路であっても、差動出力端子OUTP,OUTNとテール電流源IS1の端子Xとの間に設けられ、可変電流源によって電流量を調整可能な構成であれば、第2、第4の実施例と同様の効果を得ることが可能である。
本実施例では、CML型差動アンプの構成として第1、第2の実施例で説明した構成を用いたが、CML型差動アンプの構成として、トランジスタM1,M2,M8,M9と出力抵抗ROUT1,ROUT2とテール電流源IS1とからなる、第3の実施例の構成を用いてもよい。
本発明は、差動アンプを用いた可変遅延回路に適用することができる。
M1〜M9…トランジスタ、INV1,INV2…インバータ、IS1…テール電流源、ROUT1,ROUT2…出力抵抗。
Claims (6)
- 第1の差動信号を入力する一対の差動入力端子と前記第1の差動信号に応じた第2の差動信号を出力する一対の差動出力端子とに接続された差動対トランジスタと、
前記差動対トランジスタと接地との間に設けられた定電流源と、
前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、外部から入力される制御電圧に応じて自身に流れる電流が変化する電流バイパス回路とを備えることを特徴とする可変遅延回路。 - 請求項1記載の可変遅延回路において、
前記電流バイパス回路は、それぞれのゲートに前記制御電圧が印加され、それぞれのドレインが対応する前記差動出力端子に接続され、それぞれのソースが前記定電流源に接続された1対のトランジスタから構成されることを特徴とする可変遅延回路。 - 請求項1記載の可変遅延回路において、
前記電流バイパス回路は、
前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、前記第1の差動信号による前記第2の差動信号のHigh/Low状態の切り替わりが始まるまで前記差動出力端子の電位を保持するラッチ回路と、
このラッチ回路と前記定電流源との間に挿入され、前記制御電圧に応じて前記ラッチ回路に流れる電流を調整する可変電流源とから構成されることを特徴とする可変遅延回路。 - 請求項3記載の可変遅延回路において、
前記差動出力端子と前記差動対トランジスタとの間にそれぞれ挿入され、それぞれのゲートに所定のバイアス電圧が印加される一対の第1のトランジスタをさらに備えることを特徴とする可変遅延回路。 - 請求項3または4記載の可変遅延回路において、
前記ラッチ回路は、
ゲートが前記差動出力端子の内の一方の端子に接続され、ドレインが前記差動出力端子の内の他方の端子に接続され、ソースが前記可変電流源に接続された第2のトランジスタと、
ゲートが前記他方の端子に接続され、ドレインが前記一方の端子に接続され、ソースが前記可変電流源に接続された第3のトランジスタとから構成されることを特徴とする可変遅延回路。 - 請求項3または4記載の可変遅延回路において、
前記ラッチ回路は、
入力端子が前記差動出力端子の内の一方の端子に接続され、出力端子および電源端子が前記差動出力端子の内の他方の端子に接続され、接地端子が前記可変電流源に接続された第1のインバータと、
入力端子が前記他方の端子に接続され、出力端子および電源端子が前記一方の端子に接続され、接地端子が前記可変電流源に接続された第2のインバータとから構成されることを特徴とする可変遅延回路。
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JP2021040208A (ja) * | 2019-09-02 | 2021-03-11 | 日本電信電話株式会社 | 可変利得アンプおよび自動利得制御アンプ |
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