JP2018121224A - 可変遅延回路 - Google Patents

Abstract

【課題】遅延量を変化させた場合でも、出力信号の直流動作点を一定に保つ。
【解決手段】可変遅延回路は、差動出力端子ＯＵＴＰ，ＯＵＴＮと接地との間に定電流を流す電流源ＩＳと、差動信号を入力とし、差動出力端子ＯＵＴＰ，ＯＵＴＮと電流源ＩＳとの間に挿入される差動対トランジスタＭ１，Ｍ２と、差動出力端子ＯＵＴＰ，ＯＵＴＮと電流源ＩＳとの間に差動対トランジスタＭ１，Ｍ２と並列に挿入され、外部から入力される制御電圧Ｖ_ctlに応じて自身に流れる電流が変化する電流バイパス回路とを備える。電流バイパス回路は、ゲートに制御電圧Ｖ_ctlが印加され、ドレインが差動出力端子ＯＵＴＰ，ＯＵＴＮに接続され、ソースが電流源ＩＳに接続された１対のトランジスタＭ３，Ｍ４から構成される。
【選択図】 図１

Description

本発明は、入力された信号を遅延させて出力する遅延回路に係り、特に外部制御信号によって遅延時間を変化させることが可能な可変遅延回路に関するものである。

可変遅延回路は、例えばリング型電圧制御発振器（リング型ＶＣＯ（Voltage Controlled Oscillator））などに用いられる。図７にリング型ＶＣＯの回路例を示す。リング型ＶＣＯは、遅延回路１００を２Ｎ−１段（Ｎは自然数）接続したものである。遅延回路１００の総遅延量がｔ_dであるとき、リング型ＶＣＯの発振周波数ｆは式（１）のように表される。

式（１）より、遅延量ｔ_dが変化すれば発振周波数ｆを変化させることができるため、遅延回路１００として可変遅延回路を用いることで、ＶＣＯを実現できる。
図８に非特許文献１に報告されている可変遅延回路の例を示す。図８の例では、トランジスタＭ１，Ｍ２と出力抵抗Ｒ_OUT1，Ｒ_OUT2とテール電流源ＴＩとからなるＣＭＬ（Current Mode Logic）型の差動アンプを１段の遅延回路として用いており、テール電流源ＴＩの電流量を制御電圧Ｖ_ctlによって変化させることで差動アンプの遅延量を制御している。

差動アンプで生じる遅延量は、出力端子ＯＵＴＰ，ＯＵＴＮに備わる容量負荷（配線容量や次段回路の入力容量など）を充放電するために費やされる時間によって決定されるが、テール電流源ＴＩの電流量を変化させることにより、差動アンプの駆動能力が変化し、容量負荷の充放電に必要な時間が変化する。これによって回路の遅延量を変化させることが可能となる。

図８に示した可変遅延回路では、遅延時間を変化させるためにテール電流源ＴＩの電流量を変化させる際に、信号の遅延時間のみでなく、出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号の直流動作点および振幅が同時に変化するため、遅延回路の次段に接続される回路に広い入力ダイナミックレンジが必要になるという課題があった。

また、電流量が小さい場合にはトランジスタＭ１，Ｍ２の駆動力が低下し、出力信号の立ち上がり、立ち下がりに必要な時間が増加するため、利用可能な信号速度が制限され、逆に電流量が過剰に大きい場合にはトランジスタＭ１，Ｍ２の動作点が飽和動作領域から外れ、差動アンプの駆動力が低下してしまうことによる制限を受けるため、広範囲に遅延量を変化させることが難しいという点も課題であった。

J.O.Plouchart et al.，"A 31 GHz CML Ring VCO with 5.4ps Delay in a 0.12-μm SOI CMOS Technology"，ESSCIRC 2003

本発明は、上記課題を解決するためになされたもので、遅延量を変化させた場合でも、出力信号の直流動作点を一定に保つことが可能な可変遅延回路を提供することを目的とする。
また、本発明は、入力信号の速度制限なしに広範囲な可変遅延量を得ることができる可変遅延回路を提供することを目的とする。

本発明の可変遅延回路は、第１の差動信号を入力する一対の差動入力端子と前記第１の差動信号に応じた第２の差動信号を出力する一対の差動出力端子とに接続された差動対トランジスタと、前記差動対トランジスタと接地との間に設けられた定電流源と、前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、外部から入力される制御電圧に応じて自身に流れる電流が変化する電流バイパス回路とを備えることを特徴とするものである。
また、本発明の可変遅延回路の１構成例において、前記電流バイパス回路は、それぞれのゲートに前記制御電圧が印加され、それぞれのドレインが対応する前記差動出力端子に接続され、それぞれのソースが前記定電流源に接続された１対のトランジスタから構成されることを特徴とするものである。
また、本発明の可変遅延回路の１構成例において、前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、前記第１の差動信号による前記第２の差動信号のＨｉｇｈ／Ｌｏｗ状態の切り替わりが始まるまで前記差動出力端子の電位を保持するラッチ回路と、このラッチ回路と前記定電流源との間に挿入され、前記制御電圧に応じて前記ラッチ回路に流れる電流を調整する可変電流源とから構成されることを特徴とするものである。

また、本発明の可変遅延回路の１構成例は、前記差動出力端子と前記差動対トランジスタとの間にそれぞれ挿入され、それぞれのゲートに所定のバイアス電圧が印加される一対の第１のトランジスタをさらに備えることを特徴とするものである。
また、本発明の可変遅延回路の１構成例において、前記ラッチ回路は、ゲートが前記差動出力端子の内の一方の端子に接続され、ドレインが前記差動出力端子の内の他方の端子に接続され、ソースが前記可変電流源に接続された第２のトランジスタと、ゲートが前記他方の端子に接続され、ドレインが前記一方の端子に接続され、ソースが前記可変電流源に接続された第３のトランジスタとから構成されることを特徴とするものである。
また、本発明の可変遅延回路の１構成例において、前記ラッチ回路は、入力端子が前記差動出力端子の内の一方の端子に接続され、出力端子および電源端子が前記差動出力端子の内の他方の端子に接続され、接地端子が前記可変電流源に接続された第１のインバータと、入力端子が前記他方の端子に接続され、出力端子および電源端子が前記一方の端子に接続され、接地端子が前記可変電流源に接続された第２のインバータとから構成されることを特徴とするものである。

本発明によれば、電流源と差動対トランジスタと電流バイパス回路とを設けることにより、回路の遅延時間を変化させた場合でも、出力信号の直流動作点を一定に保つことが可能となる。

また、本発明では、電流バイパス回路を、ラッチ回路と可変電流源とから構成することにより、従来と比較して入力信号の速度制限なしに広範囲な可変遅延量を得ながら、出力信号の直流動作点、出力信号の振幅、および出力信号の立ち上がりや立ち下がりに必要な時間が変化しない可変遅延回路を実現することができる。その結果、本発明では、可変遅延回路の次段に接続される回路で広い入力ダイナミックレンジを確保する必要性を無くすことができる。

また、本発明では、差動出力端子と差動対トランジスタの出力端子との間に一対の第１のトランジスタをさらに挿入することにより、差動対トランジスタのドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲を広くすることができ、設計の容易化が可能である。

本発明の第１の実施例に係る可変遅延回路の構成を示す回路図である。 本発明の第２の実施例に係る可変遅延回路の構成を示す回路図である。 従来の可変遅延回路と本発明の第２の実施例に係る可変遅延回路の制御電圧−遅延量特性のシミュレーション結果を示す図である。 従来の可変遅延回路と本発明の第２の実施例に係る可変遅延回路の出力信号のアイ波形シミュレーション結果を示す図である。 本発明の第３の実施例に係る可変遅延回路の構成を示す回路図である。 本発明の第４の実施例に係る可変遅延回路の構成を示す回路図である。 リング型電圧制御発振器の構成例を示す回路図である。 従来の可変遅延回路の構成例を示す回路図である。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る可変遅延回路の構成を示す回路図である。可変遅延回路は、ゲートが正相入力端子ＩＮＰに接続され、ドレインが逆相出力端子ＯＵＴＮに接続されたトランジスタＭ１と、ゲートが逆相入力端子ＩＮＮに接続され、ドレインが正相出力端子ＯＵＴＰに接続されたトランジスタＭ２と、一端が電源電圧に接続され、他端が逆相出力端子ＯＵＴＮに接続された出力抵抗Ｒ_OUT1と、一端が電源電圧に接続され、他端が正相出力端子ＯＵＴＰに接続された出力抵抗Ｒ_OUT2と、一端がトランジスタＭ１，Ｍ２のソースに接続され、他端が接地され、差動出力端子ＯＵＴＰ，ＯＵＴＮと接地との間に定電流を流すテール電流源ＩＳ１と、ゲートに制御電圧Ｖ_ctlが入力され、ドレインが逆相出力端子ＯＵＴＮに接続され、ソースがテール電流源ＩＳ１の一端に接続されたトランジスタＭ３と、ゲートに制御電圧Ｖ_ctlが入力され、ドレインが正相出力端子ＯＵＴＰに接続され、ソースがテール電流源ＩＳ１の一端に接続されたトランジスタＭ４とから構成される。

差動対トランジスタＭ１，Ｍ２と出力抵抗Ｒ_OUT1，Ｒ_OUT2とテール電流源ＩＳ１とは、ＣＭＬ型差動アンプを構成している。トランジスタＭ３，Ｍ４は、電流バイパス回路を構成している。すなわち、本実施例の可変遅延回路は、ＣＭＬ型差動アンプの差動出力端子ＯＵＴＰ，ＯＵＴＮとテール電流源ＩＳ１の端子Ｘとの間に差動対トランジスタＭ１，Ｍ２と並列に電流バイパス回路を設けたものである。

本実施例では、制御電圧Ｖ_ctlを変化させることでトランジスタＭ３，Ｍ４に流れる電流値を制御することができ、それによって差動対トランジスタＭ１，Ｍ２に流れる電流を変化させることができる。制御電圧Ｖ_ctlの上昇によってトランジスタＭ３，Ｍ４に流れる電流が増大し、差動対トランジスタＭ１，Ｍ２に流れる電流が減少して差動対トランジスタＭ１，Ｍ２の駆動力が低下すると、可変遅延回路の遅延時間が増大する。一方、制御電圧Ｖ_ctlの低下によってトランジスタＭ３，Ｍ４に流れる電流が減少し、差動対トランジスタＭ１，Ｍ２に流れる電流が増大して差動対トランジスタＭ１，Ｍ２の駆動力が上昇すると、可変遅延回路の遅延時間が減少する。

このように、ＣＭＬ型差動アンプの差動対トランジスタＭ１，Ｍ２に流れる電流を変化させることにより、可変遅延回路が実現できることは従来と同様であるが、本実施例では、テール電流源ＩＳ１が一定の電流を流しているため、回路の遅延時間を変化させた場合でも、差動出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号の直流動作点を一定に保つことが可能となる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図２は本発明の第２の実施例に係る可変遅延回路の構成を示す回路図である。本実施例の可変遅延回路は、第１の実施例と同様にＣＭＬ型差動アンプと電流バイパス回路とから構成されるが、電流バイパス回路の構成が第１の実施例と異なる。本実施例の電流バイパス回路は、ゲートが正相出力端子ＯＵＴＰに接続され、ドレインが逆相出力端子ＯＵＴＮに接続されたトランジスタＭ５と、ゲートが逆相出力端子ＯＵＴＮに接続され、ドレインが正相出力端子ＯＵＴＰに接続されたトランジスタＭ６と、ゲートに制御電圧Ｖ_ctlが入力され、ドレインがトランジスタＭ５，Ｍ６のソースに接続され、ソースがテール電流源ＩＳ１の端子Ｘに接続されたトランジスタＭ７とから構成される。

トランジスタＭ５，Ｍ６は、差動入力端子ＩＮＰ，ＩＮＮに入力される差動信号に応じて差動出力端子ＯＵＴＰ，ＯＵＴＮのＨｉｇｈ／Ｌｏｗ状態の切り替わりが始まるまで差動出力端子ＯＵＴＰ，ＯＵＴＮの現在の電位を保持するラッチ回路を構成している。トランジスタＭ７は、制御電圧Ｖ_ctlに応じてラッチ回路に流れる電流を調整する可変電流源を構成している。

本実施例においても、制御電圧Ｖ_ctlを制御することによって、トランジスタＭ５，Ｍ６に流れる電流を制御し、それによってトランジスタＭ１，Ｍ２に流れる電流を変化させることができ、可変遅延回路が実現できる点は第１の実施例と同じである。また、本実施例では、電流バイパス回路がラッチ回路を備えることにより、制御電圧Ｖ_ctlが大きくなる場合にトランジスタＭ１，Ｍ２に流れる電流が減少することに因るＣＭＬ型差動アンプの駆動力低下に加えて、電流バイパス回路のラッチ機能によって、差動出力端子ＯＵＴＰ，ＯＵＴＮの現状の状態（ＨｉｇｈまたはＬｏｗの状態）を保持するように働くため、差動出力端子ＯＵＴＰ，ＯＵＴＮのＨｉｇｈ／Ｌｏｗ状態を切り替えるためにＣＭＬ型差動アンプに要求される駆動力が増加する。そのため、従来回路よりもさらに大きな遅延量を生じさせることができる。

また、本実施例の電流バイパス回路は、差動出力端子ＯＵＴＰ，ＯＵＴＮのＨｉｇｈ／Ｌｏｗ状態の切り替わりが始まるまでは前述した通り差動出力端子ＯＵＴＰ，ＯＵＴＮの現在のＨｉｇｈ／Ｌｏｗ状態を保持するように働くが、切り替わりが始まった後は差動出力端子ＯＵＴＰ，ＯＵＴＮのＨｉｇｈ／Ｌｏｗ状態が直前の状態と逆の状態に切り替わる動作（ＨｉｇｈからＬｏｗ、またはＬｏｗからＨｉｇｈ）を補う働きをするため、遅延量は増加する一方で信号の立ち上がり、立ち下がりに必要な時間に大きな変化は生じない。また、第１の実施例で説明したとおり、差動出力端子ＯＵＴＰ，ＯＵＴＮと接地との間にテール電流源ＩＳ１が一定の電流を流すため、回路の遅延時間を変化させた場合でも、差動出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号の直流動作点は変動しない。さらに、本実施例では、差動出力端子ＯＵＴＰ，ＯＵＴＮのＨｉｇｈ／Ｌｏｗ状態が変化しない定常状態においてラッチ回路に電流が流れないため、回路の遅延時間を変化させた場合でも、差動出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号の振幅を一定に保つことが可能となる。

よって、本実施例では、従来と比較して信号の速度制限なしに広範囲な可変遅延量を得ながら、信号の直流動作点、信号の振幅、および信号の立ち上がりや立ち下がりに必要な時間が変化しない可変遅延回路を実現することができる。これにより、本実施例の可変遅延回路の次段に接続される回路で広い入力ダイナミックレンジを確保する必要性も無くすことができる。

図３は、図８に示した回路および図２に示した本実施例の回路をそれぞれを３段接続した可変遅延回路において、制御電圧Ｖ_ctlを変化させた際の入出力間に生じる信号の遅延量を回路シミュレーションによって求め、制御電圧Ｖ_ctlと遅延量の関係をプロットした図である。図３の３０は従来の３段接続の可変遅延回路の特性を示し、３１は本実施例の３段接続の可変遅延回路の特性を示している。今回、遅延量を求めるため、立ち上がり時間ｔｒと立ち下がり時間ｔｆが共に１０ｐｓでＨｉｇｈ／Ｌｏｗが切り替わる台形波の差動信号を初段の回路の差動入力端子ＩＮＰ，ＩＮＮに入力した際の、３段接続の可変遅延回路の総遅延時間を回路シミュレーションによって求めた。本シミュレーションは全て６５ｎｍＣＭＯＳプロセスのデバイスパラメタを用いて実施した。

図３より、従来の可変遅延回路では、９．６ｐｓの遅延量の可変幅が得られているのに対し、本実施例の可変遅延回路では、約１．８倍大きな１７．１ｐｓの遅延量の可変幅が得られていることが分かる。

また、制御電圧Ｖ_ctl＝０．６Ｖ、１．２Ｖそれぞれの場合において、図８に示した従来の可変遅延回路および図２に示した本実施例の可変遅延回路に動作速度１２．５ＧｂｐｓのＰＲＢＳ信号を入力した際の出力信号のアイ波形シミュレーション結果を図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）に示す。図４（Ａ）は制御電圧Ｖ_ctl＝０．６Ｖの場合の従来の可変遅延回路の出力信号を示し、図４（Ｂ）は制御電圧Ｖ_ctl＝１．２Ｖの場合の従来の可変遅延回路の出力信号を示している。また、図４（Ｃ）は制御電圧Ｖ_ctl＝０．６Ｖの場合の本実施例の可変遅延回路の出力信号を示し、図４（Ｄ）は制御電圧Ｖ_ctl＝１．２Ｖの場合の本実施例の可変遅延回路の出力信号を示している。

図４（Ａ）〜図４（Ｄ）より、従来の可変遅延回路では、制御電圧Ｖ_ctlが変化した場合に出力信号の振幅、立ち上がり時間および立ち下がり時間が大きく変化しているのに対し、本実施例の可変遅延回路では、出力信号の振幅、立ち上がり時間および立ち下がり時間がほとんど変化していないことが確認できる。

以上の結果より、本実施例では、広範囲な遅延量の可変が可能であり、かつ出力信号の振幅、立ち上がり時間および立ち下がり時間の変化が小さい可変遅延回路を実現可能であることが分かる。

［第３の実施例］
次に、本発明の第３の実施例について説明する。図５は本発明の第３の実施例に係る可変遅延回路の構成を示す回路図である。第２の実施例との差分は、ＣＭＬ型差動アンプが新たにトランジスタＭ８，Ｍ９を備えたカスコード型アンプになっている点である。すなわち、本実施例のＣＭＬ型差動アンプは、差動対トランジスタＭ１，Ｍ２と、出力抵抗Ｒ_OUT1，Ｒ_OUT2と、テール電流源ＩＳ１と、ゲートに所定のバイアス電圧ＢＩＡＳが印加され、ドレインが逆相出力端子ＯＵＴＮに接続され、ソースがトランジスタＭ１のドレインに接続されたトランジスタＭ８と、ゲートにバイアス電圧ＢＩＡＳが印加され、ドレインが正相出力端子ＯＵＴＰに接続され、ソースがトランジスタＭ２のドレインに接続されたトランジスタＭ９とから構成される。

第２の実施例では、電流バイパス回路については差動出力端子ＯＵＴＰ，ＯＵＴＮとテール電流源ＩＳ１の端子Ｘとの間に２段のトランジスタ（Ｍ６とＭ７、またはＭ５とＭ７）が存在するのに対し、ＣＭＬ型差動アンプについては差動出力端子ＯＵＴＰ，ＯＵＴＮとテール電流源ＩＳ１の端子Ｘとの間に１段のトランジスタ（Ｍ１またはＭ２）のみが存在するため、トランジスタＭ１，Ｍ２のドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲が狭く、設計が難しいという課題があった。

これに対して、本実施例では、差動アンプについても差動出力端子ＯＵＴＰ，ＯＵＴＮとテール電流源ＩＳ１の端子Ｘとの間に２段のトランジスタ（Ｍ８とＭ１、またはＭ９とＭ２）が存在し、トランジスタＭ１，Ｍ２のドレイン−ソース間の耐圧を超えずにラッチ回路を動作させることができる動作点の許容範囲が広くなるため、設計の容易化が可能である。

［第４の実施例］
次に、本発明の第４の実施例について説明する。図６は本発明の第４の実施例に係る可変遅延回路の構成を示す回路図である。本実施例では、第２、第３の実施例と同様に可変遅延回路中の電流バイパス回路を、ラッチ回路と可変電流源によって構成しているが、ラッチ回路の構成が第２、第３の実施例と異なる。本実施例のラッチ回路は、入力端子が逆相出力端子ＯＵＴＮに接続され、出力端子および電源端子が正相出力端子ＯＵＴＰに接続され、接地端子がトランジスタＭ７のドレインに接続されたインバータＩＮＶ１と、入力端子が正相出力端子ＯＵＴＰに接続され、出力端子および電源端子が逆相出力端子ＯＵＴＮに接続され、接地端子がトランジスタＭ７のドレインに接続されたインバータＩＮＶ２とから構成される。

第２の実施例で説明したとおり、トランジスタＭ７は、制御電圧Ｖ_ctlに応じて電流バイパス回路（ラッチ回路）に流れる電流を調整する可変電流源を構成している。

第２、第３の実施例では、２つのトランジスタＭ５，Ｍ６でラッチ回路を構成していたが、本実施例のように２つのインバータＩＮＶ１，ＩＮＶ２でラッチ回路を構成してもよい。

また、ラッチ回路については、第２〜第４の実施例で説明した構成では無く、その他一般的なラッチ回路であっても、差動出力端子ＯＵＴＰ，ＯＵＴＮとテール電流源ＩＳ１の端子Ｘとの間に設けられ、可変電流源によって電流量を調整可能な構成であれば、第２、第４の実施例と同様の効果を得ることが可能である。

本実施例では、ＣＭＬ型差動アンプの構成として第１、第２の実施例で説明した構成を用いたが、ＣＭＬ型差動アンプの構成として、トランジスタＭ１，Ｍ２，Ｍ８，Ｍ９と出力抵抗Ｒ_OUT1，Ｒ_OUT2とテール電流源ＩＳ１とからなる、第３の実施例の構成を用いてもよい。

本発明は、差動アンプを用いた可変遅延回路に適用することができる。

Ｍ１〜Ｍ９…トランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ、ＩＳ１…テール電流源、Ｒ_OUT1，Ｒ_OUT2…出力抵抗。

Claims (6)

1. 第１の差動信号を入力する一対の差動入力端子と前記第１の差動信号に応じた第２の差動信号を出力する一対の差動出力端子とに接続された差動対トランジスタと、
   前記差動対トランジスタと接地との間に設けられた定電流源と、
   前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、外部から入力される制御電圧に応じて自身に流れる電流が変化する電流バイパス回路とを備えることを特徴とする可変遅延回路。
2. 請求項１記載の可変遅延回路において、
   前記電流バイパス回路は、それぞれのゲートに前記制御電圧が印加され、それぞれのドレインが対応する前記差動出力端子に接続され、それぞれのソースが前記定電流源に接続された１対のトランジスタから構成されることを特徴とする可変遅延回路。
3. 請求項１記載の可変遅延回路において、
   前記電流バイパス回路は、
   前記差動出力端子と前記定電流源との間に前記差動対トランジスタと並列に挿入され、前記第１の差動信号による前記第２の差動信号のＨｉｇｈ／Ｌｏｗ状態の切り替わりが始まるまで前記差動出力端子の電位を保持するラッチ回路と、
   このラッチ回路と前記定電流源との間に挿入され、前記制御電圧に応じて前記ラッチ回路に流れる電流を調整する可変電流源とから構成されることを特徴とする可変遅延回路。
4. 請求項３記載の可変遅延回路において、
   前記差動出力端子と前記差動対トランジスタとの間にそれぞれ挿入され、それぞれのゲートに所定のバイアス電圧が印加される一対の第１のトランジスタをさらに備えることを特徴とする可変遅延回路。
5. 請求項３または４記載の可変遅延回路において、
   前記ラッチ回路は、
   ゲートが前記差動出力端子の内の一方の端子に接続され、ドレインが前記差動出力端子の内の他方の端子に接続され、ソースが前記可変電流源に接続された第２のトランジスタと、
   ゲートが前記他方の端子に接続され、ドレインが前記一方の端子に接続され、ソースが前記可変電流源に接続された第３のトランジスタとから構成されることを特徴とする可変遅延回路。
6. 請求項３または４記載の可変遅延回路において、
   前記ラッチ回路は、
   入力端子が前記差動出力端子の内の一方の端子に接続され、出力端子および電源端子が前記差動出力端子の内の他方の端子に接続され、接地端子が前記可変電流源に接続された第１のインバータと、
   入力端子が前記他方の端子に接続され、出力端子および電源端子が前記一方の端子に接続され、接地端子が前記可変電流源に接続された第２のインバータとから構成されることを特徴とする可変遅延回路。

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