CN101310440A - 相位内插器 - Google Patents

Abstract

相位内插器包括第一电路和相位混合器(105)，所述第一电路产生具有第一相位延迟的第一信号(PHIN0)和具有第二相位延迟的第二信号(PHIN1)。将相位混合器(105)耦合成从所述第一电路接收第一和第二信号。相位混合器(105)包括多个电流驱动器(510)，每一个电流驱动器包括电流驱动器输入端和电流驱动器输出端，所述电流驱动器输入端被耦合成选择性地延迟第一或第二信号中的一个，所述电流驱动器输出端被耦合成输出相位延迟信号。将电流驱动器(510)的电流驱动器输出端(01)耦合到一起以组合来自电流驱动器的相位延迟信号，从而生成具有从第一信号(PHIN0)和第二信号(PHIN1)内插的相位的输出相位延迟信号。

Description

相位内插器

技术领域

本发明总体上涉及电子电路，尤其但并非排他地涉及相位内插器。

背景技术

在许多数据通信配置中，在数据流的发射机和数据流的接收机之间不传输独立的时钟信号。这样需要在接收端从数据流恢复时钟以便随后恢复数据。在穿过一个或多个时钟定时域传输数字数据时常常发生这个问题。下面的情况并不少见：在下层频率时钟几乎相同、但相位彼此不同或变化的时钟定时域之间传输数字数据。

接收端可以从数据流导出抽样信号，然后使用该抽样信号在抽样时间对所接收的数据进行抽样以产生最优数据恢复。以这种方法可以使数据恢复误差最小化。需要准确定时控制技术来实现和维持最优抽样时间，在所接收的数据流具有高数据速率(例如数据速率为每秒数吉比特)时尤其如此。这种定时控制包括控制抽样信号的相位和频率，所述抽样信号用于对所接收的数据信号进行抽样。

随着所接收的数据速率增加到每秒数吉比特的范围，有效控制接收机中的抽样相位的难度相应增大。在数吉比特频率处这一问题进一步严重，因为数据眼宽(可以对所接收的数据进行有效抽样的时间段)随着频率增加而减小。

常使用相位内插器将抽样相位精确定位在所接收的数据眼的中心。为了使建立和保持时间容限(time margin)最大化，应当以高精度和最小化的抖动来定位抽样时钟。此外，由于芯片性能受到供给功率的限制，因此减小相位内插器的功耗有助于实现高性能的抽样。

附图说明

参考以下附图描述本发明的非限制性和非穷举性的实施例，其中除非另作说明在各图中相同的附图标记表示相同的部分。

图1是示出根据本发明实施例的相位内插器的功能框图；

图2包括用于示出根据本发明实施例的相位内插的相位图；

图3A是示出根据本发明实施例的用于相位内插器选择信号的编码方案的表格；

图3B是示出根据本发明实施例的用于相位混合器选择信号的温度计编码(thermometer coding)方案的表格；

图4是示出根据本发明实施例的相位内插器的操作过程的流程图；

图5是示出根据本发明实施例的相位混合器的功能框图；

图6是示出根据本发明实施例的电流驱动器支路的电路图；

图7是示出根据本发明实施例的用于生成PMOS偏置信号的补偿逻辑的电路图；

图8A是示出用于实施本发明实施例的系统的功能框图；

图8B是示出根据本发明实施例对所接收的数据流抽样的时序图；

图9是示出根据本发明实施例确定抽样相位的过程的流程图。

具体实施方式

这里对用于相位内插的设备和方法的实施例进行了说明。在以下说明书中，阐述了很多具体细节，以便对本发明的实施例有透彻的理解。然而，相关领域的技术人员将认识到，可以在没有一个或多个这样的具体细节的情况下，或者可以利用其他方法、部件、材料等实施这里所述的技术。在其他情况下，没有详细展示或说明公知的结构、材料或操作以免使某些方面难以理解。

在整个申请中提到“一个实施例”或“实施例”表示结合实施例描述的特定的特征、结构或特点包括在本发明的至少一个实施例中。因此，出现在整个本申请中的不同之处的短语“在一个实施例中”或“在实施例中”未必全是指同样的实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定的特征、结构或特点。

图1是示出根据本发明实施例的相位内插器(“PI”)100的功能框图。所示的PI 100的实施例包括相位混合器105、延迟锁定环(“DLL”)110、多路复用器(“MUX”)115、解码器120、控制电路125和补偿逻辑130。

相位内插用于从时钟信号中提取若干中间相位。PI 100实施相位内插功能，该功能可以结合各种应用来使用。例如，PI 100可以用于将抽样相位精确定位在所接收的数据流的眼宽中心。

参考图2，示出时钟信号200。将时钟信号200分成八个均匀分隔的相位间隔205(仅标示出一个)，其范围是从0°到45°，从45°到90°，从90°到135°，从135°到180°，从180°到225°，从225°到270°，从270°到315°以及从315°到360°。利用诸如DLL 110的DLL可以从时钟信号200产生具有相位间隔205的相位延迟信号210(仅标示出一部分)。因此，在一个实施例中，DLL 110从各自具有不同相位延迟的时钟信号200产生八个DLL时钟信号(DLL_CLK_0、DLL_CLK_45、DLL_CLK_90、DLL_CLK_135、DLL_CLK_180、DLL_CLK_225、DLL_CLK_225、DLL_CLK_270和DLL_CLK_315)。应当认识到，DLL 110可以产生更多或更少的DLL时钟信号，并且DLL时钟信号之间的相位间隔205不必是均匀的。然而，如果希望从时钟信号200提取的相位延迟信号的数量大于可从DLL 110所合理提取的相位延迟信号的数量，则可以使用DLL时钟信号之间的相位内插来实现更大的相位粒度(phase granularity)。

可以用PI 100实施的相位内插来提取具有比粗相位间隔205更细的相位间隔220的相位延迟信号215。在所示的实施例中，示出了具有均匀分隔的相位间隔220的八个相位延迟信号215；然而，应当认识到其他实施例可以内插更多或更少的具有均匀分隔或不均匀分隔的相位间隔220的相位延迟信号215。

通常，为了利用相位内插实现均匀分隔的相位间隔220，被内插的两个信号应当具有重叠的波形。例如，如果用内插在DLL_CLK_135和DLL_CLK_180之间提供间隔更精细的相位延迟信号，则DLL_CLK_135的前沿230的相位应当与DLL_CLK_180的后沿235的相位重叠。因此，在一个实施例中，基于信号200的上升时间来选择由DLL 110产生的粗相位延迟信号210的数量，以实现重叠的边沿(overlapping edge)。

返回图1，将所示的PI 100的部件进行如下互连。将控制电路125耦合到解码器120以便为解码器120提供相位内插器选择(“PISEL”)信号。由控制电路125输出PISEL信号，以选择从相位混合器105输出的特定加权的相位延迟信号(“PHOUT”)。在所示的实施例中，PISEL信号是6比特二进制编码信号。控制电路125可以是状态机、运行可执行代码的处理器或其他。

将解码器120进一步耦合到相位混合器105和MUX 115。解码器120对PISEL信号进行解码并作为响应，向MUX 115输出MUXSEL0信号和MUXSEL1信号，并且向相位混合器105输出相位混合器选择(“PMSEL”)信号。MUXSEL0信号选择向MUX 115的输出端转发哪一个DLL时钟信号作为给相位混合器105的相位输入信号(PHIN0)。相应地，MUXSEL1信号选择向MUX 115的输出端转发哪一个DLL时钟信号作为给相位混合器105的相位输入信号(PHIN1)。在图3A所示的表格405中列出了PISEL信号以及MUXSEL0和MUXSEL1信号的示例性编码。

将PMSEL信号从解码器120耦合到相位混合器105中，以配置相位混合器105的内部电路，用于在PHIN0和PHIN1之间进行选择性内插。在一个实施例中，PMSEL信号为如何组合PHIN0和PHIN1这两个信号设置加权因子，以产生从相位混合器105输出的加权相位延迟信号(PHOUT)。换言之，PMSEL信号通过设置组合PHIN0和PHIN1这两个信号的相位延迟时的加权因子α和β，来确定在PHIN0和PHIN1的相位之间的内插量。相位混合器105通过混合PHIN0和PHIN1的加权组合来产生加权相位延迟信号PHOUT。在一个实施例中，根据关系式1，加权相位延迟信号PHOUT的输出相位与输入信号PHIN0和PHIN1的相位有关。

∠PHOUT＝α·(∠PHIN0+β·(∠PHIN1)  (关系式1)

其中∠PHOUT表示PHOUT的相位，∠PHIN0表示PHIN0的相位，∠PHIN1表示PHIN1的相位，且其中α+β＝1。在一个实施例中，相位混合器105经由∠PHIN0和∠PHIN1之间的加权相位内插产生具有∠PHOUT的PHOUT。

补偿逻辑130耦合到相位混合器105，以向其提供补偿信号NBIAS和PBIAS。将NBIAS和PBIAS信号耦合到相位混合器105中以补偿各种因素(例如工作温度、工艺技术(例如晶体管类型、尺寸和材料)、工作电压等)的变化，以便即使这些因素有变化也能维持相对恒定的相位内插(例如相位间隔210的大小)。在一个实施例中，将PBIAS信号耦合到相位混合器105中以调节相位混合器105中的各上拉路径的导电性，而NBIAS信号调节相位混合器105中的各下拉路径的导电性。

图4是示出根据本发明实施例的PI 100的操作过程400的流程图。不应认为一些或全部过程块出现的次序是限制性的。相反，受益于本公开的本领域的普通技术人员将会理解，可以用各种未示出的次序执行一些过程块。

在过程块405中，向PI 100加电和/或使PI 100复位。在过程块410中，补偿逻辑130产生用于偏置相位混合器105中的上拉和下拉路径的PBIAS和NBIAS信号。由补偿逻辑130产生PBIAS和NBIAS以便即使PI 100的工作电压和温度有波动也能维持PHOUT的相对恒定的幅度。此外，将PBIAS和NBIAS信号用于补偿可以用来实施PI 100的实施例的不同工艺技术。可以如图所示在DLL 110的外部实现补偿逻辑130，或者可以将补偿逻辑130作为DLL 110的子部件物理地实现在DLL 110的内部。在一个实施例中，从DLL 110的电荷泵浦输出导出NBIAS信号。或者，可以简单地通过施加固定电压来产生PBIAS和NBIAS。

在过程块415中，DLL 110从时钟信号200产生DLL时钟信号。在所示的实施例中，DLL 110产生八个DLL时钟信号DLL_CLK_0、DLL_CLK_45、DLL_CLK_90、DLL_CLK_135、DLL_CLK_180、DLL_CLK_225、DLL_CLK_270和DLL_CLK_315，它们分别具有间隔均匀的相位延迟0°、45°、90°、135°、180°、225°、270°和315°。在其他实施例中，DLL 110可以从时钟信号200产生更多或更少的DLL时钟信号。应当认识到在一些实施例中，可以同时进行DLL时钟信号的产生和PBIAS与NBIAS补偿信号的产生。因此，过程块410和415可以同时发生。

在过程块420中，控制电路125设置PISEL信号，以选择粗相位间隔并在粗相位间隔内选择内插的相位。在一个实施例中，对PISEL进行编码，从而用三个最高有效位(“MSB”)来选择粗相位间隔(例如相位间隔205的任何一个)，而用三个最低有效位(“LSB”)来选择所选粗相位间隔之间的内插相位(例如相位延迟信号215的任何一个)。实质上，三个MSB用作粗相位调节，而三个LSB用作细相位调节。

在过程块425中，通过解码器120对PISEL信号的三个MSB<5:3>进行解码以产生MUXSEL0和MUXSEL1信号。MUXSEL0信号配置MUX115，以选择哪一个DLL信号通过MUX 115而成为PHIN0信号。MUXSEL1信号配置MUX 115，以选择哪一个DLL信号通过MUX 115而成为PHIN1信号。从MUX 115向相位混合器105输出PHIN0和PHIN1这两个信号。虽然MUX 115被示为单个8×2多路复用器块，但应当认识到MUX 115可以提供两个分开且物理上独立的4×1多路复用器。

在过程块430中，通过解码器120对PISEL信号的三个LSB<2:0>进行解码以产生PMSEL信号。将PMSEL信号耦合到相位混合器105中以选择PHIN0和PHIN1之间的内插相位。在一个实施例中，PMSEL信号是图3B所示的温度计编码信号(如下所述)。在过程块435中，相位混合器105根据PMSEL信号在PHIN0和PHIN1之间进行内插并产生加权相位延迟信号PHOUT。

图5是示出根据本发明实施例的相位混合器500的功能框图。相位混合器500是图1所示的相位混合器105的一个可能实施例。所示的相位混合器500的实施例包括多路复用器M0到M7(统称为MUX 505)、电流驱动器(“CD”)L0到L7(统称为CD 510)和输出驱动器515。CD 510也可以被称为电流驱动器支路(current driver leg)。

如下对相位混合器500的部件进行互连。MUX 505各自包括两个输入端口、输出端口和控制端口。将每个MUX 505的输入端口之一耦合到MUX115以接收PHIN0，而将另一个输入端口耦合到MUX 115以接收PHIN1。耦合每个MUX 505的控制端口以接收PMSEL信号的一个比特。在所示的实施例中，PMSEL信号是8比特信号，每个比特对应于MUX 505之一的控制端口。每个MUX 505的控制端口响应于PMSEL信号而选择将哪一个输入端口耦合到输出端口。

CD 510各自包括输入端口(IN1)、输出端口(O1)、Pbias端口(PB1)和Nbias端口(NB1)。MUX 505的输出端口各自耦合到相应的输入端口IN1。耦合Pbias端口PB1以从补偿逻辑130接收PBIAS信号，耦合Nbias端口NB1以从补偿逻辑130接收NBIAS信号。CD 510的输出端口O1耦合到单个节点N1。

输出驱动器515包括输入端口(IN2)、输出端口(O2)、Pbias端口(PB2)和Nbias端口(NB2)。输入端口IN2耦合到节点N1，并因此耦合到所有CD 510的输出端口O1。耦合Pbias端口PB2和Nbias端口NB2以分别从补偿逻辑130接收PBIAS和NBIAS信号。

在工作期间，每个MUX 505基于PMSEL信号选择性地将PHIN0和PHFN1中的一个传递到其相应的CD 510。因此，一些CD 510可以接收具有第一相位(∠PHIN0)的PHIN0，一些CD 501可以接收具有第二相位(∠PHIN1)的PHIN1。在一个实施例中，PMSEL信号是图3B所示的温度计编码信号。在所示的实施例中，PMSEL信号的每个比特位置控制MUX505中的一个，因此确定是否耦合每个CD 510以接收具有相位∠PHIN0的PHIN0或具有相位∠PHIN1的PHIN1。

CD 510各自输出相位延迟电流，在节点N1处将该相位延迟电流与来自其他CD 510的相位延迟电流组合。组合的相位延迟电流产生加权相位延迟信号PHOUT，该信号具有从相位∠PHIN0和∠PHIN1的加权组合内插的相位∠PHOUT。因此，如果PMSEL信号使得大部分CD 510接收PHIN0，则PHOUT的内插相位∠PHOUT将更接近PHIN0。如果PMSEL信号使得大部分CD 510接收PHIN1，则PHOUT的内插相位∠PHOUT将更接近PHIN1。

在一个实施例中，设计CD 510，使得以下关系式成立：

∠PHOUT＝α·(∠PHIN0)+β·(∠PHIN1)   (关系式2)

$\&angle;\mathrm{PHOUT}=\frac{x}{N}\&CenterDot;(\&angle;\mathrm{PHIN}0)+\frac{y}{N}\&CenterDot;(\&angle;\mathrm{PHIN}1)$                                  (关系式3)

$\mathrm{\&alpha;}=\frac{x}{N}$                                  (关系式4)

$\mathrm{\&beta;}=\frac{y}{N}$                                  (关系式5)

x+y＝N                                 (关系式6)

其中N等于CD 510的总数(图5中示出了8个)，x表示被耦合以经由MUX505接收PHIN0的CD 510的数量，y表示被耦合以经由MUX 505接收PHIN1的CD 510的数量。因此，α和β是可选择的加权因子，用于根据PMSEL信号的选定值组合∠PHIN0和∠PHIN1。在一个实施例中，设计CD510的输出驱动强度，从而可以在节点N1处选择性地组合由CD 510输出的相位延迟电流，以在∠PHIN0和∠PHIN1之间生成基本相等的相位内插间隔220。

图6是示出根据本发明实施例的电流驱动器(“CD”)支路600的电路图。CD支路600是图5所示的CD 510的一个可能实施例。所示的CD支路600的实施例包括串联耦合在高压轨VCC和低压轨GND之间的四个晶体管T1、T2、T3和T4。晶体管T1和T2是正金属氧化物半导体(“PMOS”)晶体管，晶体管T3和T4是负金属氧化物半导体(“NMOS”)晶体管。T2和T3的栅极耦合到一起，在输入端口IN1和输出端口O1之间形成类似反相器的结构。晶体管T1的栅极耦合到Pbias端口PB1以从补偿逻辑130接收PBIAS信号。晶体管T4的栅极耦合到Nbias端口NB1，以从补偿逻辑130接收NBIAS信号。

晶体管T1用于响应于PBIAS信号控制上拉路径605的导电性。类似地，晶体管T4用于响应于NBIAS信号控制下拉路径610的导电性。通过控制上拉和下拉路径的导电性，PBIAS和NBIAS信号可以补偿工作温度和电压的波动以及不同的制造工艺技术，以在这些变化的因素之下保持输出端口O1处的驱动电流基本恒定。例如，如果PI 100的工作温度在工作期间升高，则补偿逻辑130可以降低PBIAS信号的电压并提高NBIAS信号的电压，以保持输出端口O1处的相位延迟电流的恒定幅度。

如上所述，在一些实施例中，配置CD 510，以响应于PMSEL信号的加权温度计编码产生基本相等的内插相位间隔220。下面的表1示出用于利用PMSEL信号的加权温度计编码而实现基本相等的内插相位间隔220的示例性的晶体管T1和T4的相对大小。

表1：

CD支路	T4相对大小	T1相对大小
			L0	1×	1.6×
L1	0.75×	1.2×
			L2	0.75×	1.2×
L3	0.9×	1.4×
			L4	1.1×	1.8×
L5	1.6×	2.6×

L6	3.0×	4.8×
			L7	5.5×	8.8×

表1示出用于时钟信号200的大致等于3.2GHz的工作频率的示例性的晶体管T1和T4的相对大小。

如图所示，可以利用标准互补金属氧化物半导体(“CMOS”)技术制造CD支路600。因而，CD支路600几乎不消耗功率，其消耗的功率基本是在切换期间消耗的(动态功耗)。换言之，由于其CMOS互补性，CD支路600几乎不消耗静态功率。因此，PI 100提供了低功率、高频率的相位内插功能。现有技术的相位内插器通常是用差分信号装置实现的，因此消耗比PI 100大得多的功率(动态和静态功耗)，而且适当地设计上拉路径605和下拉路径610中的晶体管的相对大小。

在一个实施例中，CD 510是匹配的电流驱动器。在如下意义上CD 510是匹配的：在经由每个CD 510的下拉路径610下拉节点N1时流经节点N1的组合电流的幅度基本等于在经由每个CD 510的上拉路径605上拉节点N1时流经节点N1的组合电流的幅度。换言之，在本实施例中，由相位混合器105产生的相位延迟信号215的上升时间和下降时间是基本对称的，因为在加权相位延迟信号PHOUT的上升和下降阶段期间由CD 510产生的流经节点N1的组合驱动电流的幅度是基本相等的。在一个实施例中，可以通过PBIAS和NBIAS信号的适当偏置实现PHOUT的上升和下降时间的匹配。

在所示的实施例中，CD支路600包括分别跨接晶体管T1和T4的栅极和源极耦合的旁路电容器C1和C2。这些旁路电容器通过滤除高压轨VCC和低压轨GND上的噪声来降低PHOUT上的抖动。如果噪声尖峰在高压轨VCC上传播，则旁路电容器C1将会把该噪声尖峰传递到晶体管T1的栅极上，由此保持晶体管T1的恒定栅极-源极电压Vgs并保持上拉路径605的导电性相对恒定。类似地，如果噪声尖峰在低压轨GND上传播，则旁路电容器C2将会把该噪声尖峰传递到晶体管T4的栅极上，由此保持晶体管T4的恒定栅极-源极电压Vgs并保持下拉路径610的导电性相对恒定。通过这种方式，旁路电容器C1和C2用于将输出端口O1与在电压轨和偏置端口PB1和NB1上传播的噪声隔离开。

图7是示出根据本发明实施例的用于产生PBIAS信号的补偿逻辑700的电路图。所示的补偿逻辑700的实施例是图1所示的补偿逻辑130的一个可能实施例。所示的补偿逻辑700的实施例包括比较器705以及串联在高压轨VCC和低压轨GND之间的晶体管T5、T6、T7和T8。耦合比较器705的负输入端以接收等于由高压轨提供的电压的一半(即VCC/2)的电压。可以使用简单的分压器电路来产生VCC/2。比较器705的正输入端耦合到晶体管T6和T7的漏极之间的中间节点N2。晶体管T5的栅极耦合到比较器705的输出端，晶体管T6的栅极耦合到低压轨，晶体管T7的栅极耦合到高压轨，并且耦合晶体管T8的栅极以从DLL 110的电荷泵(未示出)接收NBIAS信号。在比较器705的输出端和高压轨VCC之间进一步耦合电容器C3。

图8A是示出用于实施本发明实施例的系统800的功能框图，耦合所述系统800以彼此通信。系统800包括两个装置805和810。装置805和810可以表示任何处理装置，包括计算机、网络元件(例如交换机、路由器等)、便携式通信装置(例如手机)等。装置805包括数据处理单元820(例如微处理器、中央处理单元等)、发射器825和随机存取存储器(“RAM”)830。装置810包括数据处理单元820、RAM 830、接收器835、抽样器840和PI100。RAM 830可以包括诸如动态RAM(“DRAM”)、同步DRAM(“SDRAM”)、双倍数据速率SDRAM(“DDR SDRAM”)、静态RAM(“SRAM”)等RAM类型。

如图所示，装置805将发射器825输出的数据流815发送到装置810。数据流815被接收器835接收并被抽样器840抽样。抽样器840在指定的抽样时间或以指定的抽样相位对所接收的数据流815进行抽样以提取抽样数据，并将抽样数据转发到数据处理单元820。将PI 100耦合到抽样器840以精确设置抽样器840的抽样相位。

参考图8B所示的时序图850，为了优化来自数据流815的数据恢复，应当使抽样时间或抽样相位“S”居中位于所接收的数据流815的眼宽(“EW”)的中心。可以从所接收的数据流815提取时钟信号200，或者可以由装置810独立产生时钟信号200。然而，由于时钟信号200的上升和下降沿通常不会落在EW的中心，因此用PI 100来产生中间相位，用于将抽样器840的抽样相位S与所接收的数据流815的EW的中心精确对准。

图9是示出根据本发明实施例的用于将抽样相位S与数据流815的EW的中心对准的过程900的流程图。在过程块905中，在装置810处接收数据流815。在过程块910中，PI 100将抽样相位S向一个方向(例如左)调节，直到数据流815不再能被有效地抽样(判决块915)。在抽样器840不再能对所接收的数据流815进行有效抽样的点，将PI 100的电流相位设置设为EW的左相位边界(过程块920)。在过程块925中，PI 100将抽样相位S向另一个方向(例如右)调节，直到数据流815不再能被有效地抽样(判决块930)。在抽样器840再次不再对所接收的数据流815进行有效抽样的点，将PI 100的电流相位设置设为EW的右相位边界(过程块935)。然后将最优抽样相位设置在EW的左右相位边界之间的中点处。在装置805和810之间的通信会话期间可以周期性地重复执行过程900，以补偿两个装置之间的相对相移。

对本发明所示实施例的以上描述，包括在摘要中描述的内容，并非意在穷举或将本发明限于所公开的精确形式。尽管在此为了示例性的目的描述了本发明的具体实施例及其实例，但如本领域的技术人员将认识到的那样，在本发明的范围内各种修改都是可能的。

可以依据以上的详细描述对本发明做出这些修改。所附权利要求书中使用的术语不应被视为将本发明限于说明书中公开的具体实施例。相反，本发明的范围完全由所附权利要求书确定，应根据权利要求解释的现有原则来解释所附权利要求书。

Claims (20)

1、一种相位内插器，包括：

第一电路，其输出具有第一相位延迟的第一信号和具有第二相位延迟的第二信号；以及

被耦合成从所述第一电路接收所述第一和第二信号的相位混合器，所述相位混合器包括多个电流驱动器，每个所述电流驱动器包括电流驱动器输入端和电流驱动器输出端，所述电流驱动器输入端被耦合成选择性地延迟所述第一或第二信号中的一个，所述电流驱动器输出端被耦合成输出相位延迟信号，所述多个电流驱动器的电流驱动器输出端耦合到一起以组合来自所述多个电流驱动器的相位延迟信号，以产生具有从所述第一和第二相位延迟的加权组合内插的相位的输出相位延迟信号。

2、根据权利要求1所述的相位内插器，其中所述相位混合器还包括：

多个第一多路复用器，每个所述第一多路复用器被耦合成接收所述第一和第二信号并被耦合成将所述第一或第二信号中的一个选择性地传递到所述多个电流驱动器中的相应一个的电流驱动器输入端，所述第一多路复用器被耦合成响应于相位混合器选择(“PMSEL”)信号而选择性地传递所述第一或第二信号中的一个。

3、根据权利要求2所述的相位内插器，其中所述第一多路复用器被耦合成响应于具有温度计编码的PMSEL信号而选择性地传递所述第一或第二信号中的一个，且其中将所述多个电流驱动器的输出端耦合到一起以组合所述相位延迟信号，从而产生具有从所述第一和第二相位延迟的加权组合内插的相位的所述输出相位延迟信号。

4、根据权利要求2所述的相位内插器，其中所述电流驱动器中的每一个包括：

上拉路径，其包括串联耦合的第一和第二晶体管，所述上拉路径耦合在所述电流驱动器输出端和第一电压轨之间；以及

下拉路径，其包括串联耦合的第三和第四晶体管，所述下拉路径耦合在所述电流驱动器输出端和第二电压轨之间，其中所述第二和第三晶体管的栅极耦合到所述电流驱动器输入端。

5、根据权利要求4所述的相位内插器，其中所述第一晶体管的栅极被耦合成接收上拉路径偏置信号，所述第四晶体管的栅极被耦合成接收下拉路径偏置信号，所述相位内插器还包括用于产生所述上拉路径偏置信号的补偿逻辑，所述补偿逻辑包括：

串联耦合在电路节点和所述第一电压轨之间的第五和第六晶体管；

串联耦合在所述电路节点和所述第二电压轨之间的第七和第八晶体管；以及

具有负输入端、正输入端和输出端的比较器，所述负输入端被耦合成接收所述第一电压轨的一半电压，所述正输入端耦合到所述电路节点，所述输出端用于产生所述上拉路径偏置信号，其中所述比较器的输出端进一步耦合到所述第五晶体管的栅极，且其中所述第八晶体管的栅极被耦合成接收所述下拉路径偏置信号。

6、根据权利要求4所述的相位内插器，其中所述电流驱动器中的每一个还包括：

耦合在所述第一电压轨和所述第一晶体管的栅极之间的第一电容器；以及

耦合在所述第二电压轨和所述第四晶体管的栅极之间的第二电容器，所述第一和第二电容器被耦合成减小由于所述第一和第二电压轨上的噪声而导致的所述电流驱动器输出端上的所述相位延迟信号输出的扰动。

7、根据权利要求4所述的相位内插器，其中确定所述多个电流驱动器中的每一个的所述第一和第四晶体管的大小以在所述第一和第二信号之间内插多个基本相等的相位间隔。

8、根据权利要求7所述的相位内插器，其中确定所述多个电流驱动器中的每一个的所述第一和第四晶体管的大小以基于加权温度计编码在所述第一和第二信号之间内插多个基本相等的相位间隔。

9、根据权利要求2所述的相位内插器，其中所述第一电路包括：

延迟锁定环(“DLL”)，用于产生多个各自具有不同相位的DLL时钟信号；以及

第二多路复用器，其被耦合成接收所述多个DLL时钟信号并选择性地将所述DLL时钟信号中的两个作为所述第一和第二信号传递到所述相位混合器。

10、根据权利要求9所述的相位内插器，还包括：

控制电路，用于产生相位内插器选择(“PISEL”)信号；以及

耦合到所述控制电路、所述相位混合器和所述多路复用器的解码器，所述解码器被耦合成对所述PISEL信号进行解码并响应于所述PISEL信号产生所述PMSEL信号，并且响应于所述PISEL信号产生多路复用器选择(“MUXSEL”)信号以控制所述多路复用器。

11、根据权利要求10所述的相位内插器，其中所述解码器被耦合成向所述相位混合器输出所述PMSEL信号作为加权温度计编码信号。

12、一种操作方法，包括：

产生具有第一相位的第一信号和具有第二相位的第二信号；

产生相位混合器选择信号；以及

响应于所述相位混合器选择信号而选择性地将所述第一或第二信号中的一个传递到多个电流驱动器中的每一个；

从所述多个电流驱动器产生多个相位延迟信号；以及

组合所述多个相位延迟信号中的每一个以产生具有从所述第一和第二信号内插的第三相位的加权相位延迟信号。

13、根据权利要求12所述的方法，其中从所述多个电流驱动器产生所述多个相位延迟信号包括：

通过耦合到每一个所述电流驱动器的公共节点吸收第一组合电流；以及

通过耦合到每一个所述电流驱动器的所述公共节点提供第二组合电流，其中所述第一和第二组合电流具有基本相等的幅度，以产生上升和下降时间基本相等的所述加权相位延迟信号。

14、根据权利要求13所述的方法，还包括：

产生第一偏置信号以偏置每一个所述电流驱动器内的上拉路径；以及

产生第二偏置信号以偏置每一个所述电流驱动器内的下拉路径，所述第一和第二偏置信号控制每一个所述电流驱动器内的所述上拉和下拉路径的导电性，以在工作温度范围内保持基本恒定的第一和第二组合电流。

15、根据权利要求13所述的方法，

其中产生所述相位混合器选择信号包括产生温度计编码信号，并且

其中响应于所述相位混合器选择信号而选择性地将所述第一或第二信号中的一个传递到每一个所述电流驱动器包括响应于所述温度计编码信号而选择性地将所述第一或第二信号中的一个传递到每一个所述电流驱动器。

16、根据权利要求15所述的方法，其中所述温度计编码信号包括加权温度计编码信号，其用于从具有在所述第一和第二信号之间内插的基本相等相位间隔的多个相位中选择所述加权相位延迟信号的第三相位。

17、一种系统，包括：

抽样器，用于对从通信信道接收的数据进行抽样；

数据处理单元，其被耦合成处理从所述抽样器接收的数据并耦合到同步动态随机存取存储器(“SDRAM”)；以及

相位内插器，其耦合到所述抽样器，以选择所述抽样器的抽样相位，所述相位内插器包括：

第一电路，用于输出具有第一相位延迟的第一信号和具有第二相位延迟的第二信号；以及

被耦合成从所述第一电路接收所述第一和第二信号的相位混合器，所述相位混合器包括多个电流驱动器，每一个所述电流驱动器包括电流驱动器输入端和电流驱动器输出端，所述电流驱动器输入端被耦合成选择性地延迟所述第一或第二信号中的一个，所述电流驱动器输出端被耦合成输出相位延迟信号，所述多个电流驱动器的电流驱动器输出端耦合到一起以组合来自所述多个电流驱动器的相位延迟信号，从而产生具有从所述第一和第二信号内插的相位的输出相位延迟信号。

18、根据权利要求17所述的系统，其中所述相位混合器还包括：

多个第一多路复用器，每一个所述第一多路复用器被耦合成接收所述第一和第二信号并被耦合成将所述第一或第二信号中的一个选择性地传递到所述多个电流驱动器中的相应一个的电流驱动器输入端，所述第一多路复用器被耦合成响应于相位混合器选择(“PMSEL”)信号选择性地传递所述第一或第二信号中的一个。

19、根据权利要求18所述的系统，其中所述第一电路包括延迟锁定环(“DLL”)和第二多路复用器，所述延迟锁定环用于产生各自具有不同相位的多个DLL时钟信号，所述第二多路复用器被耦合成接收所述多个DLL时钟信号并选择性地将所述DLL时钟信号中的两个作为所述第一和第二信号传递到所述相位混合器，所述相位内插器还包括：

控制电路，用于产生相位内插器选择(“PISEL”)信号；以及

耦合到所述控制电路、所述相位混合器和所述多路复用器的解码器，所述解码器被耦合成对所述PISEL信号进行解码并响应于所述PISEL信号产生所述PMSEL信号，并且响应于所述PISEL信号产生多路复用器选择(“MUXSEL”)信号以控制所述多路复用器。

20、根据权利要求19所述的系统，其中所述解码器被耦合成向所述相位混合器输出所述PMSEL信号作为加权温度计编码信号。

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