TWI331452B - Phase interpolator - Google Patents

Description

13.31452 (1) 九、發明說明 【發明所屬之技術領域】 本發明主要有關於一種電子電路，更詳細但非窮舉， 有關於相位插入器。 【先前技術】 在許多資料通訊組態中，資料流的發送者與該資料流 的接收者之間不會通訊獨立的時脈信號。這需要於接收端 從資料流復原該時脈’以接著復原資料。當橫跨一或更多 時脈時域來傳送數位資料時常發生此問題。在具有幾乎相 同的基本頻率時脈但相互不同或變化的相位的時脈時域間 傳送數位資料並非爲不常見。 接收端可從資料流導出取樣信號，並接著使用取樣信 號於取樣時間取樣已接收的資料，以產生最佳的資料復原 。按照此種方式’可最小化資料復原錯誤。較佳有精確的 時序控制技術，以達成並維持最佳的取樣時間，尤其當已 接收的資料流具有高資料速率，如每秒數十億位元的資料 速率。此種時序控制包含對於相位以及用來取樣已接收的 資料信號之取樣信號的頻率之控制。 隨著接收的資料速率增加到每秒數十億位元的等級， 於接收器中有效地控制取樣相位之困難度亦相對增加。此 問題在數十億位元的頻率更佳嚴重，由於資料眼的寬度（ 已接收的資料可供取樣的時期）隨頻率增加而降低。 常使用相位插入器來精確地將取樣相位定位在已接收 -4- f 3 (2) 13.31452 ； 的資料眼的中央。欲最大化設定與維持時間餘裕，.應該以 _ 高精確度定位取樣時脈並最小化抖動。此外，由於晶片性 能被電力遞送所限制，降低相位插入器的耗電量能達成高 效能之取樣。 【發明內容及實施方式】 在此描述相位插入之設備及方法的實施例。於下列說 明中，提出各種特定的細節以提供實施例之詳盡的了解。 然而，熟悉相關技藝者將可理解到可不以該些特定細節一 或更多，或以其他方法、構件、材料等等來實行於此描述 的技術。在其他範例中，未顯示或詳細描述已知的結構、 材料、或操作，以避免模糊某些態樣。 於整份說明書中有關於「一實施例」或「實施例」之 參照意指連同該實施例描述的特定特徵、結構、或特性係 包含在本發明的至少一實施例中。因此，在整份說明書中 各處出現的「於一實施例中」或「於實施例中」之用語並 非皆絕對參照至相同的實施例。此外，可以一或更多實施 例中之任何適當的方式結合特定特徵、結構、或特性。 第1圖爲描述根據本發明之一實施例的相位插入器 (PI) 100之功能性方塊圖。PI 100之所示的實施例包含相 位混合器105、延遲鎖定迴路（DLL) 110、多工器（MUX) • 115、解碼器120、控制電路125、及補償邏輯130。

^ 相位插入係用來自時脈信號擷取數個中間相位。PI 1 00實施相位插入的功能，其可連同各種應用來使用。例 -5- (3) 1331452 ； 如’ PI 1 00可用來將取樣相位精確地控制在已接收的資料 ， 流的眼寬中央。 參照第2圖，描繪時脈信號200。時脈信號200分成 八個均等距離之相位間隔205(僅標出一個），從〇°至 45° 、45。至 90。 、90。至 1 35。 、135。至 180。、 180° 至 225° 、 225° 至 270° 、 270° 至 315° 、及 • 315°至3 60 ° 。可從時脈信號200使用諸如DLL 1 10的 φ DLL產生具有相位間隔2 05之相位延遲信號210(僅標出一 個）。因此，於一實施例中，DLL 1 10從時脈信號200產生 各具有不同相位延遲的八個DLL時脈信號（DLL_CLK_0、 DLL_CLK_45、 DLL_CLK_90、 DLL_CLK_135、 DLL_CLK_180、DLL_CLK_225、DLL_CLK_270、及 DLL_CLK_315)。應可理解DLL 110可產生更多或更少的 DLL時脈信號，並且DLL時脈信號間的相位間隔205無 須爲一致。然而，若希望能從時脈信號200比從DLL 1 10 φ 一般可擷取的數量擷取更多數量的相位延遲信號，則可使 用DLL時脈信號間的相位插入，以達成更高的相位詳盡 度。 PI 1 00實施的相位插入可用來擷取具有比粗相位間隔 205之更細的相位間隔220之相位延遲信號2 1 5。於所示 的實施例中，顯示具有八個均等距離之相位間隔220的八 , 個相位延遲信號215;然而，應可理解到其他實施例可插 入具有均等或不等距離之相位間隔220之更多或更少的相 位延遲信號2 1 5。 -6- (4) (4)13.31452 一般而言，欲從相位插入達成均等距離之相位間隔 22〇，將被插入的兩個信號應具有重疊的波形。例如，若 用插入來擷取DLL_CLK_135與DLL_CLK_180間的更細 距離之相位延遲信號，則 DLL_CLK_135的前緣應與 DLL_CLK_180的後緣重疊。因此，於一實施例中，由 DLL 110產升之粗相位延遲信號210的數量係根據信號 2 00的上升時間來選擇，以取得重疊之邊緣。 參照第1圖，PI 100之所示的構件係如下般互連。控 制電路125耦合至解碼器120，以提供解碼器120鄕位插 入器選擇（PISEL)信號。該PISEL信號由控制電路125輸 出，以選擇來自相位混合器105之特定加權相位延遲信號 輸出（PHOUT)。於所示的實施例中，PISEL信號爲6位元 的二元編碼信號。控制電路125可爲狀態機器、運行執行 碼的處理器、或其他者。 解碼器120進一步耦合至相位混合器1〇5及MUX 115 。解碼器120解碼PISEL信號，並作爲回應而輸出 MUXSEL0信號以及MUXSEL1信號至MUX 1 1 5，以及相 位混合器選擇（PMSEL)信號至相位混合器105°MUXSEL0 信號選擇DLL時脈信號的哪一個係前遞至MUX 1 15的輸 出作爲至相位混合器105之相位輸入信號（ΡΗΙΝ0)。相應 地，MUXSEL1信號選擇DLL時脈信號的哪一個係前遞至 MUX 115的輸出作爲至相位混合器1〇5之相位輸入信號 (PHIN1)。PISEL 信號以亟 MUXSEL0 與 MUXSEL1 信號之 範例編碼列於第3 A圖中所示的表405中。 (5) 1331452 PMSEL信號從解碼器120耦接至相位混合器105，以 組態相位混合器1 05的內部電路，以供在ΡΗΙΝ0與PHIN 1 間之選擇性的插入。於一實施例中，PMSEL信號設定之兩 信號ΡΗΙΝ0與PHIN1如何結合以產生來自相位混合器1〇5 之加權的相位延遲信號（PH OUT)輸出之加權因子。換言之 ，PMSEL信號決定ΡΗΙΝ0與PHIN1的相位間之差入量， 藉由當結合兩信號ΡΗΙΝ0與PHIN1的相位延遲時設定加 權因子α與/3。相位混合器105藉由混合ΡΗΙΝ0與PHIN1 之加權的結合而產生加權的相位延遲信號PHOUT。於一 實施例中，加權的相位延遲信號PH OUT之輸出相位係根 據關係1而關聯ΡΗΙΝ0與PHIN1之輸入信號的相位， Z PHOUT = a · ( Ζ ΡΗΙΝ0)+ β . ( z PHIN1) (關係 1)

其中Z PHOUT代表PHOUT之相位、Z PHINO代表PHINO 之相位、Z PHIN1代表PHIN1之相位、以及其中a +泠=1 。於一實施例中，相位混合器 105透過Ζ ΡΗΙΝ0與Z PHIN1間之加權相位插入而產生具有Z PHOUT之PHOUT 補償邏輯130耦接至相位混合器105，以提供補償信 號NBIAS與PBIAS至相位混合器105。NBIAS與PBIAS . 信號耦接至相位混合器1〇5內，以補償各種因子的變化（ 如操作溫度、程序技術（如電晶體種類、大小、及材料）、 操作電壓等等），以維持相對固定之相位插入（如相位間隔 -8- (6) (6)1331452 210的大小），儘管這些因子會改變。於一實施例中， PBIAS信號耦接至相位混合器105內，以調節相位混合器 105內之各種上拉路徑的導電率，同時N BIAS調節相位混 合器105內之各種下拉路徑的導電率。 第4圖爲描述根據本發明之一實施例的PI 100之操作 程序400的流程圖。不應將程序區塊的一些或全部出現的 順序視爲限制性者，確切地，此技藝中具通常知識者在得 到本揭露之好處後將了解可以各種未描述之順序執行程序 區塊的一些。 於程序405中，電力供應至PI 100及/或重設PI 100 。於程序區塊410中，補償邏輯130產生用於偏壓相位混 合器105中的上拉與下拉路徑之PBIAS與NBIAS信號。 由補償邏輯130產生PBIAS與NBIAS信號以維持PHOUT 相當固定的大小，儘管PI 100之操作電壓與溫度有波動 。此外，PBIAS與NBIAS信號用來補償PI 100可用以實 施之不同的程序技術。補償邏輯130可在DLL 1 10外部實 施，或實際實施在DLL 110的內部做爲其之子構件。於一 實施例中，NBIAS信號從DLL 110的充電泵輸出導出。替 代地，可藉由施加固定電壓來簡易地產生 PBIAS與 NBIAS信號。 於程序區塊415中，DLL 110從時脈信號200產生 DLL時脈信號。於所示的實施例中，DLL 1 10產生分別具 有均等距離的相位延遲〇° 、45° 、90° 、135° 、180° 、225。 、270。、及315°的八個DLL時脈信號 -9- (7) 1331452 • DLL_CLK_0、DLL_CLK_45、DLL_CLK_90、 DLL CLK 135、DLL CLK 180、DLL CLK 225、 锤 — — — —- — — DLL_CLK_270、及 DLL_CLK_3 1 5。於其他的實施例中， DLL 110從時脈信號200產生更多或更少的DLL時脈信號 。應理解到於一些實施例中，DLL時脈信號的產生以及 PBIAS與NBIAS補償信號的產生可同時發生。因此，程 序區塊410與415可同時發生。 φ 於程序區塊420中，控制電路125設定PISEL信號， 以選擇粗相位間隔以及選擇在粗相位間隔內的插入相位。 於一實施例中，將PISEL信號編碼，使得三個最大有效位 元（MSB)用來選擇粗相位間隔（如相位間隔205的任一者） ，同時三個最小有效位元（LSB)用來選擇已選定的粗相位 間隔間之插入的相位（如相位延遲信號2 1 5的任一者）。實 質上，三個MSB作爲粗相位調整，以及三個LSB作爲細 相位調整。 # 於程序區塊425中，由解碼器120解碼PISEL信號的

三個MSB<5:3>，以產生MUXSEL0與MUXSEL1信號。 MUXSEL0信號組態MUX 115，以選擇將經由MUX 115傳 送哪一個DLL信號作爲ΡΗΙΝ0信號。MUXSEL1信號組態 MUX 115，以選擇將經由MUX 115傳送哪一個DLL信號 作爲PHIN1信號。這兩個ΡΗΙΝ0與PHIN1信號從MUX • 1 1 5輸出至相位混合器1 0 5。雖然相位混合器1 〇 5係顯示 ， 爲單一的8x2多工器區塊，應可理解到MUX 1 15可代表 兩個不同且實際上獨立之4x1多工器。 -10- (8) 1331452 於程序區塊430中，由解碼器120解碼PISEL信號的 三個LSB<2:0>，以產生PMSEL信號。PMSEL信號耦接至 相位混合器105，以選擇ΡΗΙΝ0與PHIN1間插入的相位。 於一實施例中，PMSEL信號爲如第3B圖中所示之溫度計 編碼信號（於後討論）。於程序區塊43 5中，相位混合器 105根據PMSEL信號在ΡΗΙΝ0與PHIN1間插入，並且產 生加權的相位延遲信號PHOUT。

第 5圖爲描述根據本發明之一實施例的相位混合器 500之功能性方塊圖。相位混合器500爲第1圖中所示之 相位混合器105的一種可能的實施例。相位混合器500之 所示的實施例包含多工器M0至M7(統稱爲MUX 5 05)、電 流驅動器（CD)LO至L7(統稱爲CD 510)、及輸出驅動器 515。CD 510亦可稱爲電流驅動器腳。 相位混合器500之構件如下般互連。MUX 505各包含 兩個輸入埠、輸出埠、及控制埠。各MUX 5 05的輸入埠 之一耦接至MUX 115以接收PHIN0，同時另一輸入耦接 至MUX 115以接收PHIN1。各MUX 505的控制埠耦接以 接收PMSEL信號的一位元。於所示的實施例中，PMSEL 信號爲8位元的信號，各位元對應至MUX 5 05之一的控 制埠。回應於PMSEL信號，各MUX 5 05的控制埠選擇哪 個輸入埠將耦接至輸出埠。 CD 510各包含輸入埠（IN1)、輸出埠（01)、Pbias埠 (PB1)、及Nbias埠（NB1)。MUX 505的輸出埠各耦接至對 應的輸入埠IN 1。Pbias埠PB1耦接以從補償邏輯130接 -11 - (9) 1331452 收PBIAS信號，並且Nbias埠NB1耦接以從補償邏輯130 接收NBIAS信號。CD 5 1 0的輸出埠01耦接至單一節點 N1。

輸出驅動器 515包含輸入埠（IN 2)、輸出埠（02)、 Pbias埠（PB2)、及Nbias埠（NB2)。輸入埠（IN2)耦接至節 點N1，因此至所有的CD 510之輸出埠01。Pbias埠PB2 及Nbias埠NB2耦接以從補償邏輯130分別接收PBIAS 與N B IA S信號。 在操作期間，各MUX 5 0 5依照PMSEL信號選擇性傳 送PHIN0與PHIN1信號之一至其對應的CD 510。因此， —些CD 510會接收到具有第一相位（ZPHIN0)的PHIN0， 以及一些 CD 5 10會接收到具有第二相位（ZPHIN1)的 PHIN1。於一實施例中，PMSEL信號爲溫度計編碼信號， 如第3B圖中所示。於所示的實施例中，PMSEL信號的每 —個位元位置控制MUX 5 05之一，並因此決定各CD 510 是否耦接而接收具有相位Z PHIN0的PHIN0或具有相位Z PHIN1 的 PHIN1。 CD 5 1 0各輸出一相位延遲的電流，其在節點N 1與來 自其他CD 510之相位延遲電流結合。結合的相位延遲電 流產生具有從相位Z PHIN0與相位Z PHIN1的加權結合插 入而得之相位Z PHOUT的加權的相位延遲信號PHOUT。 因此，若PMSEL信號使大部分的CD 510接收PHIN0，則 PHOUT的插入相位Z PHOUT將較接近ΡΗΙΝ0。若PMSEL 信號使大部分的CD 510接收PHIN1，則PHOUT的插入相 (10) (10)1331452 位Z PHOUT將較接近PHIN1。 於一些實施例中，設計CD 5 1 0使下列關係爲正確， Z PHOUT = α · ( ζ ΡΗΙΝ0)+ β · ( Z PHIN1) (關係 2) Z PHOUT = x/N · (Z PHIN0)+ y/N · (Z PHIN1) (關係 3) « = x/N (關係 4) β = y/N (關係 5) x+y=N (關係 6) 其中N等於CD 510的總數量（第5圖中顯示八個），x代表 耦接以透過MUX 505接收ΡΗΙΝ0的CD 510的數量，以及 y代表耦接以透過MUX 505接收PHIN1的CD 510的數量 。因此，α與；δ可選擇之加權因子，用來根據PMSEL信 號之選定的値來結合ΖΡΗΙΝ0與ΖΡΗΙΝ1。於一實施例中 ，CD 510的輸出驅動力設計成使得可在節點Ν1選擇性地 結合由CD 510輸出的相位延遲電流，以於ζ ΡΗΙΝ0與z PHIN1間產生實質上相等的相位插入間隔220。 第6圖爲根據本發明之一實施例的電流驅動器（CD)腳 6〇〇之電路圖。CD腳600爲第5圖中所示之CD 510的一 種可能的實施例。CD腳600所示的實施例包含串聯式耦 接於高電壓軌VCC以及低電壓軌GND間之四個電晶體T1 、T2、T3以及T4。電晶體T1與T2爲正金屬氧化物半導 體（PMOS)電晶體，以及電晶體T3與T4爲負金屬氧化物 半導體（PM0S)電晶體。T2與T3的閘極耦接在一起，於輸 -13- (11) (11)1331452 入埠IN1與輸出埠〇!間形成類似反相器之結構。T1的閘 極耦接至Pbias埠ΡΒ1，以從補償邏輯130接收PBIAS信 號。T4的閘極耦接至Nbias埠NB1，以從補償邏輯130接 收NBIAS信號。 電晶體T1作爲回應於PBIAS信號而控制上拉路徑 6 05的導電率。類似地，電晶體T4作爲回應於NBIAS信 號而控制下拉路徑610的導電率。藉由控制上拉路徑與下 拉路徑的導電率’ PBIAS與NBIAS信號可補償操作溫度 與電壓的波動，以及不同製造程序技術，以在這些變化因 素間仍維持實質上固定在輸出埠〇 1的驅動電流。例如， 在操作期間PI 1 00的操作溫度增加，則補償邏輯1 30可降 低PBIAS信號的電壓，並且增加NBIAS信號的電壓以將 輸出埠01的相位延遲電流維持在固定的大小。 如上述’於一些實施例中，CD 5 10組態成回應於 PMSEL信號的加權溫度計編碼而產生實質上相等的插入相 位間隔220。於下的表1描繪電晶體τΐ與T4之範例相對 大小’以使用針對PMSEL信號的加權溫度計編碼來實現 實質上均等的插入相位間隔220。 (12) 1331452 表1 : CD腳 T4相對大小 τ 1相對大小 L0 1 X 1.6 X L1 0.75x 1.2 X L2 0.7 5 X 1 ·2χ L3 0·9χ 1 ·4χ L4 1 . 1 X 1 ·8χ L5 1 .6 X 2 · 6 χ L6 3.0 X 4.6χ L7 5.5 X 8 · 8 χ

表1描述針對時脈信號200操作頻率約等於3.2 GHz 之電晶體T 1與T4之範例相對大小。 如所述，可使用標準互補金屬氧化物半導體（CMOS) 技術製造CD腳600。就其本身而言，CD腳600消耗很少 電力，而其消耗之電力主要爲在切換時消耗（動態耗電量） 。換言之，CD腳600由於其CMOS相容性的原因消耗很 少靜態電力。因此，PI 1 〇〇提供低電力、高頻、相位插入 功能。先前技術的相位插入典型使用差動發訊，因而消耗 實質上比PI 1〇〇更多的電力（動態與靜態耗電量兩者），同 時適當設計上拉路徑605與下拉路徑610中的電晶體之相 對大小來實施。 於一實施例中’ CD 510爲匹配的電流驅動器。CD 510爲匹配的，意思是當透過各CD 510之下拉路徑610 將節點N 1下拉時結合經過節點N 1的電流之大小與當透 過各CD 510之上拉路徑605將節點N1上拉時結合經過節 -15- (> (13) (13)1331452 點N1的電流之大小實質上爲等效的。換言之，於此實施 例中，相位混合器105產生的相位延遲信號215的上升時 間與下降時間實質上爲對稱的，因爲於加權相位延遲信號 PHOUT的上升與下降階段期間由CD 510產生之經過節點 N1的結合驅動電流之大小實質上爲相等的。於一實施例 中，透過PBIAS與NBIAS信號之適當偏壓可實現PHOUT 之上升與下降時間的匹配。 於所述中，CD腳600包含分別連接於電晶體T1與 T4的閘極與源極間的並聯電容器C1與C2。藉由過濾高 電壓軌VCC與低電壓軌GND上的雜訊，這些並聯電容器 可降低PHOUT上的抖動。若雜訊尖在高電壓軌VCC上傳 播，則並聯電容器C1將傳送該雜訊尖至電晶體T1的閘極 ，藉此在電晶體T1上維持固定的閘極-源極電壓Vgs，並 且使上拉路徑60 5的導電率維持相當固定的。類似地，若 雜訊尖在低電壓軌GND上傳播，則並聯電容器C2將傳送 該雜訊尖至電晶體T4的閘極，藉此在電晶體T4上維持固 定的閘極-源極電壓Vgs，並且使下拉路徑610的導電率維 持相當固定的。依照此方式，並聯電容器C1與C2作爲將 在電壓軌與偏壓埠PB1與NB1上傳播的雜訊自輸出埠01 隔離。 第7圖爲描述根據本發明之一實施例的用於產生 PBIAS信號之補償邏輯700之電路圖。補償邏輯700之所 示的實施例爲第1圖中所示的補償邏輯130的一種可能的 實施例。補償邏輯700之所示的實施例包含比較器706以 -16- (14) (14)1331452 及串聯式耦接於高電壓軌VCC與低電壓軌GND間之電晶 體T5、T6、T7及T8。比較器706之負極輸入耦接以接收 等於高電壓軌供應之電壓的一半（亦即VCC/2)。簡單的分 壓器電路可用來產生VCC/2。比較器706之正極輸入耦接 至電晶體T 6與T 7的汲極間的中間節點n 2。電晶體T 5的 閘極耦接至比較器705的輸出、電晶體T6的閘極耦接至 低電壓軌、電晶體T7的閘極耦接至高電壓軌、以及電晶 體T8的閘極耦接以從DLL 110的充電泵（未圖示）接收 NBIAS信號。電容器C3進一步親接於比較器705的輸出 與高電壓軌VCC之間。 第8A圖爲描述用於實施本發明之一實施例的系統 800的功能性方塊圖。系統800包含兩個裝置805與810 。裝置805與810可代表包含電腦 '網路元件（如交換器 、路由器等等）、可攜式通訊裝置（如手機）以及類似者之任 何處理裝置。裝置805包含資料處理單元820(如微處理器 、中央處理單元等等）、傳送器825、及隨機存取記憶體 (RAM)830。裝置810包含資料處理單元820、RAM 830、 接收器835、取樣器840及PI 1〇〇。ram 830可包含如動 態 RAM(DRAM)、同步 DRAM(SDRAM)、雙資料速率（DDR SDRAM)、靜態raM(SRAM)以及類似之ram類型。 如所示’裝置805從傳送器825傳送資料流815輸出 至裝置810。接收器835接收資料流815並由取樣器840 取樣。取樣器840在特定的取樣時間或取樣相位取樣已接 收的資料流815，以擷取取樣的資料，並將取樣的資料前 -17- (15) (15)1331452 遞至資料處理單元820。PI 100耦接至取樣器840，以精 確地設定取樣器840的取樣相位。 參照第8B圖之時序圖850，欲最佳化來自資料流815 之資料的復原，取樣時間或取樣相位S應置中在已接收的 資料流815之眼寬（EW)的中央。可從已接收的資料流815 擷取時脈信號200或由裝置810獨立產生。然而，由於時 脈信號2 00的上升或下降緣典型不會落在EW的中央，使 用PI 100來產生用於將取樣器840的取樣相位S與已接 收的資料流8 1 5之EW的中央精確地對準之中間相位。 第9圖爲描述根據實施本發明之一實施例的用於將取 樣相位S與資料流8 1 5之EW的中央對準之程序900的流 程圖。於程序區塊905中，在裝置810接收資料流815。 於程序區塊910中，PI 100朝一個方向（如左邊）調整取樣 相位S，直到資料流8 1 5無法被有效地取樣（決定區塊 915)。在已接收之資料流815無法被取樣器840有效地取 樣時，PI 100之目前的相位設定係設定爲EW的左相位邊 界（程序區塊920)。於程序區塊925中，PI 1〇〇朝另—個 方向（如右邊）調整取樣相位S，直到資料流8 1 5無法被有 效地取樣（決定區塊930)。在已接收之資料流815再度無 法被取樣器840有效地取樣時，PI 100之目前的相位設定 係設定爲EW的右相位邊界（程序區塊935)。接著將最佳 取樣相位設定在EW的右與左相位邊界間的中間點。可在 裝置805與810間通訊期中週期性重新執行程序900，以 補償兩個裝置間的相對相位漂移。 -18- (16) 1331452 ·_ 上述本發明的圖解實施例之說明，包含發明摘要所述 . 者，並非意圖爲窮舉或將本發明限制至揭露的精確形式。 雖然爲了例示之目的而描述本發明的特定實施例及範例， 熟悉相關技藝者將理解到，可有落入本發明的範疇之各種 變更。 有鑑於上述詳細說明可對本發明做出這些變更。使用 於下列申請專利範圍的術語不應視爲將本發明限制至說明 φ 書中所揭露的特定實施例。確切地，本發明的範疇將完全 由下列申請專利範圍而定，應根據已制定的申請專利範圍 解讀主義來理解申請專利範圍。 【圖式簡單說明】 參照下列圖示描述本發明的非限制性及非窮舉式的實 施例，其中類似元件符號指各圖示中類似的部件，除非另 有所指。 # 第1圖爲描述根據本發明之一實施例的相位插入器之 功能性方塊圖。 第2圖爲描述根據本發明之一實施例的相位插入之相 位圖。 第3A圖爲描述根據本發明之一實施例的針對相位插 入器選擇信號之編碼方式的表。 . 第3B圖爲描述根據本發明之一實施例的針對相位混 和器選擇信號之溫度計編碼方式的表。 第4圖爲描述根據本發明之一實施例的相位插入器之 -19- (17) 1331452 - 操作程序的流程圖。 • 第5圖爲描述根據本發明之一實施例的相位混合器之 功能性方塊圖。 第6圖爲根據本發明之一實施例的電流驅動器腳之電 路圖。 第7圖爲描述根據本發明之一實施例的用於產生 PMOS偏壓信號之補償邏輯之電路圖。 # 第8A圖爲描述用於實施本發明之一實施例的系統的 功能性方塊圖。 第8B圖爲描述根據實施本發明之一實施例的已接收 之資料流的取樣之時序圖。 第9圖爲描述根據實施本發明之一實施例的用於決定 取樣相位之程序的流程圖。 【主要元件符號說明】 # 100 :相位插入器（PI) 105 :相位混合器 1 10 :延遲鎖定迴路（DLL) 1 1 5 :多工器（MUX) 120 :解碼器 1 2 5 :控制電路 . 130 :補償邏輯 2〇〇 :時脈信號 205 :相位間隔 -20- (18) (18)1331452 2 1 Ο :相位延遲信號 2 1 5 :相位延遲信號 2 2 0 :相位間隔 400 :程序 4 05 ：表 5 00 :相位混合器 5 05 :多工器 5 1 0 :電流驅動器 5 1 5 :輸出驅動器 600 :電流驅動器（CD)腳 6 0 5 :上拉路徑 6 1 0 :下拉路徑 700 :補償邏輯 706 :比較器 800 :系統 805 、 810：裝置 8 1 5 :資料流 820 :資料處理單元 825 :傳送器 83 0 :隨機存取記億體（RAM) 83 5 :接收器 840 :取樣器 8 5 0 :時序圖 900 :程序 -21

Claims (1)

1331452

斗苟修丘 十、申請專利範圍 附件3 : 第95 1 4644 1號專利申請案 中文申請專利範圍替換本 民國99年1月4曰修正 1.—種相位插入器，包含： 第一電路，以輸出具有第一相位延遲之第一信號及具 有第二相位延遲之第二信號；以及

相位混合器，其耦合以接收來自該第一電路之該第一 與第二信號，該相位混合器包含： 多個電流驅動器，其各包含耦合以選擇性延遲該 第一或第二信號之一的電流驅動器輸入，以及耦合以輸出 相位延遲信號之電流驅動器輸出，該些電流驅動器之該些 電流驅動器輸出耦合在一起，以結合來自該些電流驅動器 之該些相位延遲信號，以產生具有從該第一與第二相位延 遲之可選擇的加權結合所插入之相位的輸出相位延遲信號 :以及 多個第一多工器，其各耦合至該電流驅動器的其 中之一，該些第一多工器各耦合以接收該第一與第二信號 ，以及耦合以獨立地選擇性將該第一或第二信號之一傳送 至該些電流驅動器之對應之一的該電流驅動器輸入，該些 第一多工器各回應於相位混合器選擇（「PMSEL」）信號， 而共同地設定該第一與第二相位延遲之該可選擇的加權結 合 2.如申請專利範圍第1項之相位插入器，其中該些第 1331452 一多工器耦合以回應於具有溫度計編碼之該pmsel信號 而選擇性傳送該第一或第二信號之一，以及其中該些電流 驅動器的該些輸出係耦合在一起，以結合該些相位延遲信 號’以產生具有從該第一與第二相位延遲之該可選擇的加 權結合所插入之相位的輸出相位延遲信號。 3 ·如申請專利範圍第1項之相位插入器，其中該些電 流驅動器的每一個包含：

上拉路徑’包含串聯式耦合之第一及第二電晶體，該 上拉路徑耦合在該電流驅動器輸出及第一電壓軌之間：以 及 下拉路徑’包含串聯式耦合之第三及第四電晶體，該 下拉路徑耦合在該電流驅動器輸出及第二電壓軌之間，其 中’該二及第三電晶體之閘極耦合至該電流驅動器輸入。

4 .如申請專利範圍第3項之相位插入器，其中該第一 電晶體之閘極耦合以接收上拉路徑偏壓信號，以及該第四 電晶體之間極耦合以接收下拉路徑偏壓信號，該相位插入 器進一步包含補償邏輯，以產生該上拉路徑偏壓信號，該 補償邏輯包含： 於電路節點及該第一電壓軌間串聯式耦合之第五與第 六電晶體； 於該電路節點及該第二電壓軌間串聯式耦合之第七與 第八電晶體；以及 比較器’具有耦合以接收該第一電壓軌之一半電壓之 負輸入、輔合至該電路節點之正輸入、以及產生該上拉路 -2- 1331452 徑偏壓信號之輸出，其中該比較器的該輸出進一步耦合至 該第五電晶體的閘極’以及其中該第八電晶體的閘極耦合 以接收該下拉路徑偏壓信號。 5.如申請專利範圍第3項之相位插入器，其中該些電 流驅動器的每一個進一步包含： 耦合於該第一電壓軌以及該第一電晶體之閘極間的第 一電容器；以及

耦合於該第二電壓軌以及該第四電晶體之閘極間的第 二電容器，該第一與第二電容器耦合以降低因該第一與第 二電壓軌上的雜訊造成之該電流驅動器輸出上輸出之相位 延遲信號的微擾。 6 ·如申請專利範圍第3項之相位插入器，其中調整該 些電流驅動器的每一個之該第一與第四電晶體之大小，以 在該第一與第二信號間插入多個實質上相等的相位間隔。 7 .如申請專利範圍第6項之相位插入器，其中調整該 φ 些電流驅動器的每一個之該第一與第四電晶體之大小，以 依照加權溫度計編碼在該第一與第二信號間插入多個實質 上相等的相位間隔。 8 .如申請專利範圍第1項之相位插入器，其中該第一 電路包含： 延遲鎖定迴路（「dll」），以產生各具有不同的相位 ， 之複數個DLL時脈信號；以及 第二多工器，其耦合以接收該複數個DLL時脈信號 ，以及將該些DLL時脈信號的兩個作爲該第一與第二信 1331452 號選擇性傳送至該相位混合器。 9.如申請專利範圍第8項之相位插入器，進一步包含 控制電路，以產生相位插入器選擇（「PIS EL」）信號 :以及

解碼器，其耦合至該控制電路、該相位混合器、及該 第二多工器，該解碼器耦合以解碼該PISEL信號，並且回 應於該PISEL信號而產生該PMSEL信號，並且回應於該 PISEL信號而產生多工器選擇（「MUXSEL」）信號以控制 該第二多工器。 1 0.如申請專利範圍第9項之相位插入器，其中該解 碼器耦合以輸出該PMSEL信號至該相位混合器作爲加權 溫度計編碼的信號。 Π . —種相位插入器的操作方法，該方法包含：

產生具有第一相位之第一信號及具有第二相位之第二 信號； 產生相位混合器選擇信號； 回應於該相位混合器選擇信號而選擇性傳送該第一或 第二信號之一至多個電流驅動器之每一個； 從該些電流驅動器產生多個相位延遲信號；以及 結合該些相位延遲信號的每一個，以產生具有從該第 一與第二相位之加權結合所插入之第三相位的加權相位延 遲信號， m 其中從該些電流驅動器產生該些相位延遲信號包含： -4-

1331452 經由耦合至該些電流驅動器的 汲入第一結合電流；以及 經由耦合至該些電流驅動器的 點源出弟一結合電流’其中該第一與第 質上等效大小，以產生該加權相位延遲 的上升與下降時間。 12.如申請專利範圍第丨1項之方法 產生第一偏壓信號，以偏壓該些電 內的上拉路徑：以及 產生桌—偏壓信號’以偏壓該些電 內的下拉路徑，該第一與第二偏壓信號 器之每一個內的該上拉與下拉路徑的導 度範圍中維持實質上固定的第一與第二 1 3 ·如申請專利範圍第1 1項之方法 其中產生該相位混合器選擇信號包 Φ 信號，以及 其中回應於該相位混合器選擇信號 一或第二信號之一至該些電流驅動器之 該溫度計編碼信號而選擇性傳送該第一 該些電流驅動器之每一個。 14.如申請專利範圍第13項之方法 . 碼信號包含加權溫度計編碼信號，其用 ^ 入於該第一與第二信號間之實質上相等 相位之該加權相位延遲信號的該第三相 每一個之共同節點 每一個之該共同節 二結合電流具有實 信號之實質上等效 ，進一步包含： 流驅動器之每一個 流驅動器之每一個 控制該些電流驅動 電率，以於操作溫 結合電流。 含產生溫度计編碼 而選擇性傳送該第 每一個包含回應於 或第二信號之一至 :，其中該溫度計編 於選擇來自具有插 的相位間隔之多個 位。 -5- 1331452 15.—種處理裝置，包含： 取樣器，以取樣從通訊通道接收到之資料； 資料處理單元，其耦合以處理從該取樣器接收到的該 資料，以及耦合至同步動態隨機存取記憶體（「SDRAM」） ‘•以及 相位插入器，其耦合至該取樣器以選擇該取樣器之取 樣相位，該相位插入器包含：

第一電路，以輸出具有第一相位延遲之第一信號 及具有第二相位延遲之第二信號；以及 相位混合器，其耦合以接收來自該第一電路之該 第一與第二信號，該相位混合器包含：

多個電流驅動器，其各包含耦合以選擇性延 遲該第一或第二信號之一的電流驅動器輸入，以及稱合以 輸出相位延遲信號之電流驅動器輸出，該些電流驅動器之 該些電流驅動器輸出親合在一起，以結合來自該些電流驅 動器之該些相位延遲信號，以產生具有從該第一與第二信 號之可選擇的加權結合所插入之相位的輸出相位延遲信號 :以及 多個第一多工器’其各耦合至該電流驅動器 的其中之一’該些第一多工器各耦合以接收該第一與第二 信號，以及耦合以獨立地選擇性將該第一或第二信號之一 傳送至該些電流驅動器之對應之一的該電流驅動器輸入， 該些第一多工器各回應於相位混合器選擇（「PMSEL」）信 號，而共同地設定該第一與第二相位延遲之該可選擇的加 -6-

1331452 權結合。 16.如申請專利範圍第15項之處理裝置，其中 電路包含延遲鎖定迴路（「DLL」），以產生各具有 相位之複數個DLL時脈信號，以及第二多工器， 以接收該複數個DLL時脈信號，以及將該些DLL 號的兩個作爲該第一與第二信號選擇性傳送至該相 器，該相位插入器進一步包含： 控制電路，以產生相位插入器選擇（「PISEL」 :以及 解碼器，其耦合至該控制電路、該相位混合器 第二多工器，該解碼器耦合以解碼該PIS EL信號， 應於該PISEL信號而產生該PMSEL信號，並且回 PISEL信號而產生多工器選擇（「MUXSEL」）信號 該第二多工器。 17.如申請專利範圍第16項之處理裝置，其中| φ 器耦合以輸出該PMSEL信號至該相位混合器作爲加 度計編碼的信號。 該第一 不同的 其耦合 時脈信 位混合 )信號 、及該 並且回 應於該 以控制 芝解碼 權溫