KR100403106B1 - Ｄｌｌ 회로 - Google Patents

Abstract

입력 신호와 소정의 위상 관계를 갖는 위상 동기 신호를 출력하기 위한 DLL(delay locked loop) 회로가 개시되어 있다. 이 DLL 회로는, 정전류원을 갖는 기능 블록; 및 상기 기능 블록의 정전류원을 제어하기 위한 정전류원 바이어스 신호를 발생시키기 위한 바이어스 발생 수단을 구비하고, 상기 바이어스 발생 수단은 상기 입력 신호의 주파수에 따라서 상기 바이어스 신호를 변화시키는 바이어스 제어 수단을 포함한다.

Description

ＤＬＬ 회로{DLL CIRCUIT}

본 발명은 입력 신호와 소정의 위상 관계를 갖는 위상 동기 신호를 출력하는 DLL(delay locked loop) 회로에 관한 것으로, 보다 상세하게는, 입력 신호의 주파수가 저주파수로 되었을 때, 동작을 안정되게 유지하면서 전력 소비를 효과적으로 감소시킬 수 있는 DLL 회로에 관한 것이다.

도 1은 일본특허공개 제17179/1997호(이하, "제1 종래기술"이라 함)에 개시된 DLL 회로의 구성을 도시하는 블록도이다.

제1 종래기술에 따른 DLL 회로는, 주파수 f를 갖는 입력 클록(601)에 대하여 90도만큼 위상이 서로 다른 4개의 위상 클록을 발생시키는 4-위상 기본 클록 발생 회로(541); 입력 클록(601)과 출력 클록(603) 사이의 위상 관계를 검출하기 위한 위상 검출 회로(542); 상기 위상 검출 회로(542)로부터 출력된 제어 신호들(608 및 609)의 입력 시에, 상기 제어 신호들의 입력 레벨에 따라서 소정 레벨만큼 위상 조정 레벨이 감소되거나 증가된 신호들(614 및 615)을 출력하는 위상 조정 결정 회로(544); 4-위상 기본 클록 발생 회로(541)로부터 출력된 신호들(610 내지 613)의 입력 시에, 이들 신호를 혼합하고 상기 위상 조정 결정 회로(544)로부터 출력된 신호들(614 및 615)에 따라서 위상 시프팅을 실행하는 위상 시프트 회로(543); 및 상기 위상 시프트 회로(543)로부터 출력된 신호들(616 및 617)의 입력을 허용하고 그들을 주파수 f를 갖는 출력 클록(603)으로서 출력하는 출력 회로(545)를 포함한다. 상기 위상 검출 회로(542)는 위상 결정 회로(511) 및 상기 위상 결정 회로(511)로부터 출력된 신호의 레벨을 조정하기 위한 레벨 시프트 회로(513)를 포함한다.

도 2는 국제특허출원의 번역문의 공개 제512966/1997호(이하, "제2 종래기술"이라 함)에 개시된 DLL 회로의 구성을 도시하는 블록도이다.

제2 종래기술에 따른 DLL 회로는, 입력 기준 클록 신호의 듀티 사이클을 보정하고 듀티 사이클 보정 신호를 출력하는 듀티 사이클 보정 증폭기(700); 상기 DLL 회로로부터 출력된 클록 신호의 위상과 기준 클록 신호의 위상을 비교하여 상기 출력 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 앞서는지 또는 그보다 지연되는지를 나타내는 신호를 출력하는 위상 검출기(710); 상기 위상 검출기(700)로부터 출력된 신호에 의해 구동되어 상기 출력 신호에 따른 출력 전류를 발생시키는 차지 펌프(720); 상기 듀티 사이클 보정 신호, 상기 위상 검출기(710)로부터 출력된 신호, 및 상기 차지 펌프(720)로부터 출력된 전류가 입력되고, 상기 위상 검출기(710)로부터 출력된 신호에 의해 지시된 방향으로 상기 듀티 사이클 보정 신호의 위상 시프팅을 수행하고 위상 보정 신호를 출력하는 위상 시프터(730); 상기 위상 시프터(730)로부터 출력된 위상 보정 신호 및 출력 클록 신호가 입력되어 상기 출력 클록 신호의 듀티 사이클을 소망값으로 보정하는 제2 듀티 사이클 보정기(740); 및 상기 출력 클록 신호를 소정 진폭으로 증폭하기 위한 버퍼 증폭기(750)를 포함한다.

DLL 회로는 2개의 타입, 즉 입력 신호의 지연을 조정하여 디지털 방식으로 위상을 제어하는 타입과, 입력 신호로부터 2 이상의 정수인 m개의 위상이 서로 다른 신호들을 발생시킨 다음 이들을 조합하여 아날로그 방식으로 위상을 제어하는 타입으로 나누어진다.

DLL 회로가 사용되는 장치의 대표적인 예는 동기 DRAM(dynamic random-access memory)이다. 동기 DRAM 중에서 특히 상보형 클록 신호와 동기하여 동작되는 더블 데이터 레이트 타입(DDR-type) 장치의 동작 제어는 소정 범위 내에 있는 듀티를 갖는 신호를 사용하여 수행되고 1주기 또는 반주기 분의 기준 클록 신호 이외의 타이밍 신호를 더 필요로 한다.

위상이 디지털 방식으로 제어되는 DLL 회로에서는, 소망의 타이밍을 발생시키기 위해 기준 클록 신호가 지연된다. 이것은 1주기 또는 반주기 분의 기준 클록 신호 이외의 타이밍을 발생시키는 것을 곤란하게 한다.

이러한 이유로, DDR 타입 동기 DRAM과 같이, 1주기 또는 반주기 분의 기준 클록 신호 이외의 타이밍 신호를 부가적으로 필요로 하는 장치에서는, 상술한 제1 및 제2 종래 기술에서 보았듯이, 아날로그 방식으로 위상을 제어하는 DLL 회로를 사용하는 것이 관례이다.

아날로그 방식으로 위상을 제어하는 DLL 회로는, 그러나, 동작 주파수를 낮추는 것이 전류 소비를 감소시키지 않는다고 하는 문제를 수반한다.

구체적으로는, 위상을 디지털 방식으로 제어하는 DLL 회로에서는, CMOS 트랜지스터를 사용하여 그 회로를 구성한다. 그러므로, 동작 주파수를 낮추는 것에 의해 전류 소비가 저하된다.

다른 한편으로, 제2 종래 기술에서 알 수 있는 바와 같이, 아날로그 방식으로 위상을 제어하는 DLL 회로에서는, 정전류원을 구비한 차동 증폭기 회로를 사용하여 소망의 타이밍 신호를 발생시킨다. 예를 들면, 제2 종래 기술에 따른 DLL 회로에서 주요 소자인 위상 검출기의 보다 구체적인 회로도가 도 3에 도시되어 있고, 제2 종래 기술에 따른 DLL 회로에서 주요 소자인 듀티 사이클 보정 증폭기의 보다구체적인 회로도가 도 4에 도시되어 있다. 또한, 제2 실시예에 따른 DLL 회로에서 다른 소자인 위상 시프터의 블록도가 도 5에 도시되어 있고, 도 5에 도시된 위상 증폭기에 포함된 위상 보정기의 블록도가 도 6에 도시되어 있다. 도 3 내지 6으로부터 알 수 있는 바와 같이, 정전류원을 구비한 차동 증폭기 회로가 사용된다.

일반적으로, 차동 증폭기 회로 내의 정전류원의 전류값은 고속 동작을 실현하는 관점에서 최고 동작 속도에 대응할 만큼 큰 값으로 고정된다. 그러므로, 동작 주파수를 낮추는 것은 전류 소비의 감소에 기여하지 않는다.

상기 차동 증폭기 회로가 광범위하게 사용된 DLL 회로가 최고 동작 속도보다 상당히 낮은 속도로 사용될 때, 각 차동 증폭기 회로 내의 정전류원의 전류값이 상당히 낮은 경우에도 동작될 수 있다. 종래의 DLL 회로는, 그러나, 동작 속도(DLL 회로에 입력되는 신호의 주파수)에 따라서 각각의 내장된 차동 증폭기 회로 내의 정전류원의 전류값을 자동적으로 변화시킬 수 있는 어떠한 수단도 갖고 있지 않다. 그러므로, 낮은 입력 주파수의 경우에도, 높은 입력 신호 주파수에 대처할 수 있는 종래의 DLL 회로를 사용하려는 시도가 낭비적인 전력 소비의 문제를 제기한다.

따라서, 본 발명의 목적은 입력 신호의 주파수에 따라서 각각의 내장된 차동 증폭기 회로 내의 정전류원의 전류값을 자동적으로 변화시킬 수 있고 입력 신호의 넓은 범위의 주파수에 걸쳐서 입력 신호의 주파수에 따라서 전력 소비를 감소시킬 수 있는 DLL 회로를 제공하는 데 있다.

본 발명의 제1 특징에 따르면, 입력 신호와 소정의 위상 관계를 갖는 위상동기 신호를 출력하기 위한 DLL 회로로서,

정전류원을 갖는 기능 블록; 및

상기 기능 블록의 정전류원을 제어하기 위한, 정전류원에 대한 내부 바이어스 신호를 발생시키기 위한 바이어스 발생 수단 -상기 바이어스 발생 수단은 상기 입력 신호의 주파수에 따라서 상기 내부 바이어스 신호를 변화시키는 바이어스 제어 수단을 포함함-

을 적어도 포함하는 DLL 회로가 제공된다.

이 경우, 상기 바이어스 발생 수단은, 소정의 정전류에 대응하는 제1 바이어스 신호를 발생시키기 위한 제1 바이어스 발생 회로; 및 상기 제1 바이어스 신호 및 상기 입력 신호에 따라서 상기 바이어스 제어 수단으로부터 출력된 바이어스 보정 신호에 기초하여 내부 바이어스 신호를 발생시키기 위한 제2 바이어스 발생 회로를 포함할 수 있다.

상기 바이어스 제어 수단은, 상기 입력 신호의 주파수를 측정하기 위한 측정 수단; 및 상기 측정 수단에 의한 측정 결과에 기초하여 바이어스 보정 신호를 출력하기 위한 보정 신호 발생 수단을 포함할 수 있다.

대안적으로, 상기 바이어스 제어 수단은, 소정의 외부 신호에 기초하여 상기 입력 신호의 카운팅의 시작을 제어하는 제1 카운팅 제어 신호를 출력하기 위한 제어 회로; 상기 제1 카운팅 제어 신호의 입력으로부터 소정 시간이 경과한 후에 제2 카운팅 제어 신호를 출력하기 위한 카운팅 제어 수단; 상기 제1 카운팅 제어 신호 및 상기 제2 카운팅 제어 신호에 따라서 상기 입력 신호의 카운팅의 시작과 끝을각각 제어하기 위한 카운팅 수단; 및 상기 카운팅 수단에 의한 카운팅 결과에 기초하여 바이어스 보정 신호를 출력하기 위한 보정 신호 발생 수단을 포함할 수 있다.

이 경우, 상기 카운팅 제어 수단의 출력 신호는 상기 제1 바이어스 신호에 의해 제어될 수 있다.

바람직하게는, 상기 카운팅 제어 수단은, PMOS(p-채널 MOS), 제1 NMOS(n-채널 MOS), 제2 NMOS(n-채널 MOS), 용량성 소자, 및 비교 회로를 포함하고, PMOS의 소스 전극 단자는 전원 단자에 접속되고, PMOS의 드레인 전극 단자는 공통 접속에 의해 상기 제1 NMOS의 드레인 전극 단자, 상기 용량성 소자의 제1 전극 단자, 및 상기 비교 회로의 제1 입력 단자에 접속되고; 상기 제1 NMOS의 소스 전극 단자는 공통 접속에 의해 상기 제2 NMOS의 드레인 전극 단자에 접속되고; 상기 제2 NMOS의 소스 전극 단자는, 상기 용량성 소자의 제2 전극 단자와 함께, 접지 단자에 접속되고; PMOS와 상기 제1 NMOS 각각의 게이트 전극 단자는 공통 접속에 의해 상기 제1 카운팅 제어 신호를 출력하기 위한 제어 회로의 출력 단자에 접속되고; 상기 제2 NMOS의 게이트 단자는 상기 제1 바이어스 발생 회로의 제1 바이어스 출력 단자에 접속되고; 상기 비교 회로의 제2 입력 단자는 소정의 전위를 갖는 기준 신호 단자에 접속되고, 제2 카운팅 제어 신호가 상기 비교 회로의 출력 단자로부터 출력된다.

입력 신호와 소정의 위상 관계를 갖는 위상 동기 신호를 출력하기 위한 상술한 DLL 회로는, 바람직하게는,

상기 입력 신호에 기초하여 2 이상의 정수인 m개의 위상이 서로 다른 위상시프트 처리 신호들을 발생시키기 위한 위상 시프팅 수단;

상기 입력 신호의 위상과 상기 위상 동기 신호의 위상을 비교하여 위상차를 검출하고, 상기 검출된 위상차에 기초하여, 위상 제어 신호를 출력하는 위상 비교 수단;

상기 위상 시프팅 수단에 의해 생성된 상기 m개의 위상 시프트 처리 신호, 및 상기 위상 제어 신호에 기초하여 상기 입력 신호와 소정의 위상 관계를 갖는 위상 보정 신호를 출력하기 위한 위상 합성 수단; 및

상기 위상 보정 신호의 듀티를 보정하고 상기 위상 동기 신호를 출력하는 제1 듀티 보정 수단을 포함한다.

이 경우, 상기 입력 신호의 듀티를 보정하고 듀티 보정 신호를 출력하기 위한 제2 듀티 보정 수단이 더 구비되고 상기 듀티 보정 신호는 상기 위상 시프팅 수단에 입력되는 구성이 채용될 수도 있다.

이하에서는, 첨부 도면과 관련하여 본 발명을 보다 상세히 설명하겠다.

도 1은 제1 종래 기술에 따른 DLL 회로의 구성을 도시하는 블록도.

도 2는 제2 종래 기술에 따른 DLL 회로의 구성을 도시하는 블록도.

도 3은 제2 종래 기술에 따른 DLL 회로 내의 주요 소자인 위상 검출기의 회로도.

도 4는 제2 종래 기술에 따른 DLL 회로 내의 다른 주요 소자인 듀티 사이클 보정 증폭기의 회로도.

도 5는 제2 종래 기술에 따른 DLL 회로 내의 또 다른 주요 소자인 위상 시프터의 블록도.

도 6은 도 5에 도시된 위상 시프터에 포함된 위상 보간기를 도시하는 블록도.

도 7a 및 도 7b은 본 발명의 제1 바람직한 실시예에 따른 DLL 회로를 도시하는 도면으로서, 도 7a는 DLL 회로의 구성을 도시하는 개략 블록도이고, 도 7b는 이 DLL 회로에 포함된 바이어스 발생 회로의 구성을 도시하는 개략 블록도.

도 8은 도 7b에 도시된 제1 및 제2 바이어스 발생 회로의 실시예를 도시하는 도면.

도 9는 도 7b에 도시된 카운팅 제어 수단의 실시예를 도시하는 도면.

도 10a 및 도 10b은 카운팅 회로 및 보정 신호 발생 수단을 도시하는 도면으로서, 도 10a는 카운팅 회로 및 보정 신호 발생 수단의 개략 블록도이고, 도 10b는 상기 카운팅 회로에 의한 카운팅 결과와 제2 바이어스 발생 회로 내의 PMOS를 통하여 흐르는 전류의 값 사이의 관계의 예를 도시하는 그래프.

도 11은 본 발명의 제2 바람직한 실시예에 따른 DLL 회로를 도시하는 블록도.

도 12는 본 발명에 따른 DLL 회로에 포함된 최종단 부분 내의 일 기능 블록의 전형적인 회로도.

도 13은 카운팅 제어 수단과 관련된 주요 신호들에 대한 전형적인 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100 : DLL 회로

120 : 위상 시프팅 수단

140 : 위상 비교 수단

160 : 위상 합성 수단

170 : 제1 듀티 보정 수단

첨부 도면과 관련하여 본 발명의 바람직한 실시예들을 설명하겠다.

도 7a 및 도 7b은 본 발명의 제1 바람직한 실시예에 따른 DLL 회로를 도시하는 도면으로서, 도 7a는 DLL 회로(100)의 구성을 도시하는 개략 블록도이고, 도 7b는 이 DLL 회로(100)에 포함된 바이어스 발생 회로(200)의 구성을 도시하는 개략 블록도.

도 7a 및 도 7b을 참고하면, 이 바람직한 실시예에 따른 DLL 회로(100)는, 입력 신호(300)에 기초하여, 예를 들면, 동일한 간격(45도)의 위상차를 갖는 8개의 위상 시프트 처리 신호들(310)을 발생시키는 위상 시프팅 수단(120); 상기 입력 신호(300)의 위상과 출력 피드백 신호(330)의 위상을 비교하여 위상차를 검출하고, 그 검출된 위상차에 기초하여, 위상 제어 신호(340)를 출력하는 위상 비교 수단(140); 상기 위상 시프팅 수단(120)에 의해 생성된 상기 8개의 위상 시프트 처리 신호들(310), 및 상기 위상 제어 신호(340)에 기초하여 상기 입력 신호(300)와 소정의 위상 관계를 갖는 위상 보정 신호(320)를 출력하기 위한 위상 합성 수단(160); 및 상기 위상 보정 신호(320)의 듀티를 소정의 듀티(예를 들면, 49 내지 51%)로 보정하고 상기 위상 동기 신호(400)를 출력하는 제1 듀티 보정 수단(170)을 포함한다.

이들 각각의 수단은 정전류원을 구비한 차동 증폭기 회로를 갖는 기능 블록을 포함한다. 상기 DLL 회로(100)는 이들 정전류원의 전류값을 제어하기 위한 바이어스 신호(390)를 발생시키고 이 바이어스 신호(390)를 각각의 정전류원에 공급하는 바이어스 발생 수단(200)을 더 포함한다.

상기 바이어스 발생 수단(200)은, 상기 DLL 회로(100)에 입력된 신호(300)의 주파수가 최고일 때, 각각의 차동 증폭기 회로 내의 정전류원의 전류값이 각각의 차동 증폭기 회로가 정상적으로 동작되는 소정의 전류값 Is1으로 되도록 1차 바이어스 신호(392)를 발생시키는 제1 바이어스 발생 회로(250); 상기 정전류원의 전류값이 각각의 차동 증폭기 회로가 상기 입력 신호(300)의 주파수에서 동작될 수 있게 하는 값으로 되도록 상기 1차 바이어스 신호(392) 및 바이어스 보정 신호(380)에 기초하여 내부 바이어스 신호(395)를 발생시키기 위한 제2 바이어스 발생 회로(270)를 포함한다.

상기 바이어스 제어 수단(210)은, 외부 파워 온 신호 또는 리셋 신호와 같은 트리거 신호(302)에 기초하여 제1 카운팅 제어 신호들(304, 305, 306)을 출력하는 제어 회로(212); 상기 제1 카운팅 제어 신호(304)가 입력되고 상기 제1 바이어스 신호(392)에 따라서 결정된 소정 시간이 경과한 후에 제2 카운팅 제어 신호(308)를 출력하는 카운팅 제어 수단(220); 상기 제1 카운팅 제어 신호(305)에 응답하여 상기 입력 신호(300)의 카운팅을 시작하고, 상기 제2 카운팅 제어 신호(308)에 응답하여 상기 입력 신호(300)의 카운팅을 중단하고, 카운팅 결과 신호(370)를 출력하는 카운팅 수단(214); 및 상기 카운팅 결과 신호(370)에 기초하여 바이어스 보정 신호(380)를 출력하기 위한 보정 신호 발생 수단(216)을 포함한다.

이어서, 제1 바이어스 발생 회로(250) 및 제2 바이어스 발생 회로(270)에 대하여 설명한다.

도 8은 도 7b에 도시된 제1 및 제2 바이어스 발생 회로(250, 270)의 일 실시예를 나타내는 회로도이다.

도 8을 참조하면, 본 실시예에 따른 DLL 회로(100)에 포함된 제1 바이어스 발생 회로(250)는 예를 들면, 다음과 같이 접속되는, 2개의 PMOSs(11, 12), 저항 소자(1), 다이오드(2), 및 NMOS(51)를 포함한다.

PMOSs(11, 12)의 각 소스 전극 단자는 전원 단자(이하, VDD라 함)에 접속된다. PMOSs(11, 12)의 각 게이트 전극 단자, PMOS(11)의 드레인 전극 단자, 및 저항 소자(1)의 제1 전극 단자는 공통 접속에 의해서 접속된다. 저항 소자(1)의 제2 전극 단자 및 다이오드(2)의 애노드 전극 단자는 공통 접속에 의해서 접속된다. 다이오드(2)의 캐소드 전극 단자는 접지 단자(이하, GND라 함)에 접속된다. PMOS(12)의 드레인 전극 단자, 제1 바이어스 발생 회로(250)의 출력 단자(81), NMOS(51)의 드레인 전극 단자, 및 NMOS(51)의 게이트 전극 단자는 공통 접속에 의해서 접속된다. NMOS(51)의 소스 전극 단자는 접지 단자에 접속된다. PMOSs(11, 12)는 전류 미러를 구성하며, 저항 소자(1)의 저항값은 소정값의 정전류 IS1이 PMOSs(11, 12)로 흐르도록 설정된다. 정전류값 IS1 및 NMOS(51)에 의해서 결정되는 1차 바이어스 신호 392는 제1 바이어스 발생 회로(250)로부터 출력된다.

제2 바이어스 발생 회로(270)는 예를 들면 다음과 같이 접속되는 8개의 PMOSs(13 내지 20) 및 7개의 NMOSs(52 내지 58)를 포함한다.

6개의 PMOSs(13 내지 18)로 이루어진 전류 조정 PMOSs의 한 그룹의 각 소스 전극 단자의 전부, PMOS(19)의 드레인 전극 단자, PMOSs(19, 20)의 각 게이트 전극 단자는 VDD에 접속된다. 전류 조정 PMOSs의 상기 그룹의 각 드레인 전극 단자 및 6개의 NMOSs(52 내지 57)로 구성된 전류 조정 NMOSs의 한 그룹의 각 드레인 전극 단자는 NMOS(52)를 가진 PMOS(13)의 결합, NMOS(53)를 가진 PMOS(14)의 결합, NMOS(54)를 가진 PMOS(15)의 결합, NMOS(55)를 가진 PMOS(16)의 결합, NMOS(56)를 가진 PMOS(17)의 결합, NMOS(57)을 가진 PMOS(18)의 결합으로 공통 접속에 의해서 접속된다. 전류 조정 NMOSs의 그룹의 각 게이트 전극 단자는 제1 바이어스 발생 회로(250)의 출력 단자(81)에 접속된다. 전류 조정 NMOSs의 그룹의 각 소스 전극단자는 GND에 접속된다. PMOS(20)의 드레인 전극 단자, NMOS(58)의 드레인 전극 단자 및 게이트 전극 단자, 및 제2 바이어스 발생 회로(270)의 출력 단자(82)는 공통 접속에 의해서 접속된다. NMOS(58)의 소스 전극 단자는 GND에 접속된다. 전류 조정 PMOSs의 그룹의 게이트 전극 단자(13G 내지 18G)가 도 7b에 도시된 보정 신호 발생 수단(216)의 대응 출력 신호 단자에 각각 접속됨으로써 바이어스 보정 신호(381 내지 386)가 각각 게이트 전극 단자(13G 내지 18G)에 입력된다.

6개의 트랜지스터 쌍, 즉, PMOS(13)/NMOS(52)쌍, PMOS(14)/NMOS(53)쌍, PMOS(15)/NMOS(54)쌍, PMOS(16)/NMOS(55)쌍, PMOS(17)/NMOS(56)쌍, PMOS(18)/NMOS(57)쌍의 그룹에 있어서, 각 트랜지스터의 크기는 1차 바이어스 신호(392)가 전류 조정 NMOSs의 그룹의 각 게이트 전극에 인가되어 이들을 도통 상태로 하고 저 레벨의 신호가 전류 조정 PMOSs의 그룹의 각 게이트 전극에 인가되어 이들을 도통 상태로 할 때에 예를 들면 다음의 요건이 부합되도록 설정된다. 즉, I1 : I2 : I3 : I4 : I5 : I6 = 1 : 2 : 4 : 8 : 16 : 32, 및 I6 = IS1. 여기서, I1 내지 I6은 PMOS(13)/NMOS(52)쌍의 경로, PMOS(14)/NMOS(53)쌍의 경로, PMOS(15)/NMOS(54)쌍의 경로, PMOS(16)/NMOS(55)쌍의 경로, PMOS(17)/NMOS(56)쌍의 경로, PMOS(18)/NMOS(57)쌍의 경로를 통해서 흐르는 전류의 값이다. 보다 구체적으로, 이것은 예를 들면 다음의 요건에 부합하도록 세팅을 행함으로써 실현될 수 있다. 즉, Wn0 = Wn6, 및 I1 : I2 : I3 : I4 : I5 : I6 = Wn1 : Wn2 : Wn3 : Wn4 : Wn5 : Wn6이다. 여기서, Wn0, Wn1, Wn2, Wn3, Wn4, Wn5 및 Wn6은 각각 NMOSs(51 내지 57)의 게이트 폭(W)을 나타낸다.

예를 들면, Wn0 = 320㎛일 때 , Wn1, Wn2, Wn3, Wn4, Wn5, 및 Wn6은 10㎛, 20㎛, 40㎛, 80㎛, 160㎛, 320㎛일 수 있다.

이 경우에, 설정된 전류값이 NMOSs(51 내지 57)로 각각 흐르도록 한 PMOSs(13 내지 18)의 게이트 폭은 의도된 결과를 만족시킨다. 따라서, 예를 들면, 게이트 폭은 실질적으로 NMOS(51)의 게이트 폭 Wn0과 동일하게 될 수 있다.

PMOSs(19, 20)는 전류 미러를 구성하고, PMOSs(19, 20)를 통해서 흐르는 정전류의 값 Is2는 6개의 트랜지스터 쌍 중에서 보정 신호 발생 수단(216)으로부터 보내진 저 레벨 신호가 입력되는 PMOS를 포함하는 트랜지스터 쌍의 전류값의 합이다. 값 Is2의 정전류와 NMOS(58)에 의해서 결정되는 내부 바이어스 신호(395)는 제2 바이어스 발생 회로(270)로부터 출력된다.

따라서, 제1 바이어스 발생 회로(250)에서, 1차 바이어스 신호(392)를 출력하기 위한 출력 트랜지스터로서의 NMOS(51), 및 제2 바이어스 발생 회로(270)에서, 내부 바이어스 신호(395)를 출력하기 위한 출력 트랜지스터로서의 NMOS(58)가 DLL 회로(100)에 포함된 각각의 정전류원 트랜지스터와 동일한 크기를 가질 때, 값 Is1의 정전류 및 값 Is2의 정전류가 1차 바이어스 신호(392)가 입력되는 정전류원 트랜지스터, 및 내부 바이어스 신호(395)가 입력되는 정전류원 트랜지스터로 각각 흐르도록 될 수 있다.

이어서, 카운팅 제어 수단(220)의 구성에 대하여 설명한다.

도 9는 카운팅 제어 수단(220)의 실시 형태를 나타내는 회로도이다.

도 9를 참조하면, 카운팅 제어 수단(220)은 예를 들면, 다음과 같이 접속되는 PMOS(21), 제1 NMOS(61), 제2 NMOS(62), 용량 소자(5) 및 비교 회로(10)를 포함한다.

PMOS(21)의 소스 전극 단자는 VDD에 접속되고, PMOS(21)의 드레인 전극, 제1 NMOS(61)의 드레인 전극 단자, 비교 회로(10)의 제1 입력 단자(83), 및 용량 소자(5)의 제1 전극 단자는 공통 접속점(91)에서 공통 접속에 의해서 접속된다. PMOS(21)의 게이트 전극 단자 및 제1 NMOS(61)의 게이트 전극 단자는 공통 접속점(92)에서 공통 접속에 의해서 접속된다. 제1 NMOS(61)의 소스 전극 단자 및 제2 NMOS(62)의 드레인 전극 단자는 공통 접속에 의해서 접속된다. 제2 NMOS(62)의 소스 전극 단자 및 용량 소자(5)의 제2 전극 단자는 GND에 접속된다. 제2 NMOS(62)의 게이트 전극 단자(62G)는 1차 바이어스 신호(392)가 제2 NMOS(62)에 입력되도록 제1 바이어스 발생 회로(250)의 출력 단자(81)에 접속된다. PMOS(21)의 게이트 전극 단자 및 제1 NMOS(61)의 게이트 전극 단자가 공통 접속에 의해서 접속되는 공통 접속점(92)은 제어 회로(212)의 제1 카운팅 제어 신호(304)를 출력하기 위한 출력 단자(도시 생략)에 접속된다. 비교 회로(10)의 제2 입력 단자(84)는 소정 전위 Vref0 (일반적으로, 1V)의 기준 신호용 단자(도시 생략)에 접속된다.

도 13은 카운팅 제어 수단(220)과 관련된 주 신호를 나타내는 도면으로서, (a)는 제1 카운팅 제어 신호(304)에 대한 통상적인 타이밍 차트를 나타내고, (b)는 공통 접속점(91)에서 전위 Vct에 대한 통상적인 타이밍 차트를 나타내고, (c)는 제2 카운팅 신호(308)에 대한 통상적인 타이밍 차트를 나타내고, (d)는 도 7b의 카운팅 결과 신호(370)에 대한 통상적인 타이밍 차트를 나타내고 있다.

카운팅 회로(214) 및 보정 신호 발생 수단(216)에 대하여 간략히 설명한다. 도 10a 및 도 10b은 카운팅 회로(214) 및 보정 신호 발생 수단(216)의 개략적인 블록도이다. 도 10a는 카운팅 회로(214) 및 보정 신호 발생 수단(216)의 개략적인 블록도이며, 도 10b는 카운팅 회로(214)에 의해서 카운팅한 결과들과 제2 바이어스 발생 회로(214)에서 PMOS(19)를 통해서 흐르는 전류의 Is2의 값간의 관계의 예를 나타내는 그래프이다.

여기서, 카운팅 회로(214)는 6비트 카운터를 포함하고, DLL 회로(100)에 포함된 차동 증폭 회로가 정상적으로 동작될 수 있는 최소 전류값 Imin이 Is1/4이라고 가정한다.

다시 도 10a 및 도 10b을 참조하면, 본 실시예에서의 카운팅 회로(214)는 제어 회로(212)로부터 보내진 제1 카운팅 제어 신호(305)에 응답하여 입력 신호(300)의 카운팅을 개시하고, 카운팅 제어 수단(220)으로부터 보내진 제2 카운팅 제어 신호(308)에 응답하여 입력 신호(300)의 카운팅을 중단하고, 카운팅의 결과를 6-비트 카운팅 결과 신호(370)로서 출력한다.

이어서, 카운팅 회로(214)로부터 출력된 카운팅 결과 신호(370)에 응답하여, 보정 신호 발생 수단(216)은 소정의 판단 처리를 수행하고, 바이어스 보정 신호(380)를 제2 바이어스 발생 회로(270)로 보낸다. 보정 신호 발생 수단(216)에서 바이어스 보정 신호(380)를 출력하는 출력 단자(도시 생략)와 관련하여, 최하위 비트(LSB) 신호(381)의 비트 신호들을 최상위 비트(MSB)로 출력하기 위한 단자들은 제2 바이어스 발생 회로(270)의 게이트 전극 단자(13G 내지 18G)에 각각 접속된다.대응하는 바이어스 보정 신호들은 PMOS(13) 내지 PMOS(18)의 게이트 전극들로 각각 입력되어 PMOS(19)를 통해서 흐르는 전류값 Is2를 보정한다.

판단 처리를 보다 상세히 설명한다. 카운팅한 결과에 기초한 보정의 결과로서, PMOS(19)를 통해서 흐르는 전류값 Is2가 DLL 회로(100)에 포함된 차동 증폭 회로가 정상적으로 동작할 수 있는 최소 전류값 Imin보다 클 때에, 카운팅 결과 신호(370)가 바이어스 보정 신호(380)로서 출력된다. 한편, Is2가 Imin보다 작을 때, PMOS(19)를 통해서 흐르는 전류가 Imin 이상의 최소값이 되도록 바이어스 보정 신호(380)가 카운팅의 결과에 관계없이 출력된다. 이러한 예에서, 카운팅 결과가 "8"이상일 때, 이러한 카운팅 결과 신호(370)는 바이어스 보정 신호(380)로서 제2 바이어스 발생 회로(270)로 보내진다. 한편, 카운팅 결과가 "8" 이하인 경우에, 카운팅 결과는 무조건 "8"로 간주되고, 이것에 기초하여 바이어스 보정 신호(380)가 발생되어 제2 바이어스 발생 회로(270)로 보내진다. 본 발명의 예에서, 비트 신호(384)는 로우 레벨 신호이며, 다른 비트 신호(381 내지 383), 비트 신호(385), 및 비트 신호(386)는 하이 레벨 신호이다. 즉, 카운팅 회로(214)에서의 카운팅한 결과와 제2 바이어스 발생 회로(270)에서 PMOS(19)로 흐르는 전류값 Is2간의 관계는 도 10b의 그래프에 도시되어 있다.

이어서, 본 발명의 특징인 바이어스 발생 수단(200)의 동작에 대하여 도 7a 및 도 7b 내지 도 10a 및 도 10b, 및 도 13을 참조하여 설명한다.

제어 회로(212)는 DLL 회로(100)의 전원이 투입되어 작동하자마자 제어 회로(212)가 제어 회로(212)로부터 보내진 신호를 수신하는 회로 또는 수단에 따른소정 레벨의 신호를 출력하도록 설정된다. 이 실시예에서, 로우 레벨 신호는 적어도 제1 카운팅 제어 신호(304)를 출력하는 단자로부터 출력된다. 이것은 카운팅 제어 수단(220)에서 PMOS(21)를 턴온시키고, 제1 NMOS(61)를 턴오프시키며, 용량 소자(5)는 전원 전압(Vdd)으로 충전된다.

이어서, 제어 회로(212)로 리셋 신호와 같은 소정의 트리거 신호(302)가 입력될 때에, 제1 카운팅 제어 신호(304, 305, 306)가 출력된다. 본 실시예에서, 적어도 제1 카운팅 제어 신호(304)는 하이 레벨 신호를 출력한다.

본 실시예의 카운팅 회로(214)는 6-비트 카운터로 구성되고, 제1 카운팅 제어 신호(305)가 수신될 때에, 입력 신호(300)의 카운팅을 개시한다. 제1 카운팅 제어 신호(306)가 수신될 때에, 보정 신호 발생 수단(216)이 1차 바이어스 신호(392)와 동일한 내부 바이어스 신호(395)를 제공하는 바이어스 보정 신호(380)를 발생하여, 제2 바이어스 발생 회로(270)로 바이어스 보정 신호(380)를 전송한다. 이 경우에, 보정 결과 "32"(MSB 신호(386) 만이 로우 레벨 신호이고, 모든 다른 비트 신호(381 내지 385)는 하이 레벨 신호임)에 대응하는 바이어스 보정 신호(380)가 전송된다.

하이 레벨의 제1 카운팅 제어 신호(304)가 수신되는 경우, 카운팅 제어 수단(220)에서, PMOS(21)는 턴오프되고, 제1 NMOS(61)는 턴온된다. 제2 NMOS(62)의 게이트 전극 단자(62G)는 제1 바이어스 발생 회로(250)의 출력 단자(81)에 접속되고, 1차 바이어스 신호(392)는 제2 NMOS(62)의 게이트 전극에 인가된다. 따라서, 용량 소자(5)의 전하는 제1 및 제2 NMOSs(61, 62)를 통해서 방전되고, 비교 회로(10)의 제1 입력 단자(83)가 접속된 공통 접속점(91)의 전위 Vct는 점진적으로 저하된다.

전하 Vct가 비교 회로(10)의 제2 입력 단자(84)로 입력된 전위 Vref0 이하의 값까지 저하되었을 때에, 비교 회로(10)의 출력 단자(85)에서의 전위는 역전되고, 제2 카운팅 제어 신호(308)가 출력된다. 제1 카운팅 제어 신호(304)가 수신된 후, 제2 카운팅 제어 신호(308)가 출력될 때까지, 경과된 시간으로서 규정된 카운팅 시간 Tct는 용량 소자(5)에서의 전하의 방전비로서 결정된다. 방전비는 1차 바이어스 신호(392)에 따라 결정된다.

비교 회로(10)로부터 제2 카운팅 제어 신호(308)가 출력된 때에, 카운팅 회로(214)는 입력 신호(300)의 카운팅을 중지하고, 6-비트 카운팅 결과 신호(370)로서 카운팅 결과를 출력한다. 제2 카운팅 제어 신호(308)가 수신될 때에, 보정 신호 발생 수단(216)은 카운팅 결과 신호(370)를 페치하고, 상술한 소정의 판단 처리를 행하여 바이어스 보정 신호(380)를 출력한다.

예를 들면, 카운팅 결과가 "20"이면, 비트 신호(383, 385)가 로우 레벨 신호들이고, 다른 비트 신호들(381, 382, 384, 386)은 하이 레벨 신호들이다. 즉, 전류 조정 PMOSs의 그룹 중에서, PMOSs(15, 17) 만이 도통 상태이므로, IS2 = I3 + I5 = (5 IS1/8)이다. 전류값 IS2 및 NMOS(58)에 의해서 결정된 내부 바이어스 신호(395)는 DLL 회로(100)에 포함된 각 정전류원으로서 트랜지스터 게이트 전극에 공급된다.

본 실시예에 따른 바이어스 발생 수단(200)에 포함된 바이어스 제어수단(210)은 제1 바이어스 발생 회로(250)에서 발생된 초기 바이어스 신호(392)에 따라 판정된 시간에 의해 입력 신호를 카운트하고, 이러한 결과에 기초하여, 제2 바이어스 발생 회로(270)에서 DLL 회로(100)에 포함된 각각의 정전류원에 공급되는 내부 바이어스 신호(395)를 발생한다. 제2 바이어스 발생 회로(270)에 의해 발생된 내부 바이어스 신호(395)가 보정되어, 카운팅 회로(214)의 카운팅 결과가 감소함에 따라 정전류원의 전류값은 감소한다.

카운팅 제어 수단(220)의 구성으로부터 명백한 바와 같이, 카운팅 시간 Tct는 입력 신호(300)와 무관하게 일정하므로, 입력 신호(300)의 주파수가 감소함에 따라 카운팅 결과가 감소하고, DLL 회로(100)에 포함된 각각의 정전류원의 전류값이 입력 신호(300)의 주파수에 따라 자동적으로 낮아질 수 있다. 또한, 보정 신호 발생 수단(216)의 제어가 수행되어, 입력 신호(300)의 주파수가 명백하게 낮더라도 보정된 내부 바이어스 신호(395)에 의해 각각의 정전류원으로 흐르는 전류값 Is2는 차동 증폭기 회로의 정규 동작시 필요한 최소 전류값보다는 낮아지지 않는다. 동작 전류의 부족으로 인한 차동 증폭기 회로의 동작에서 결함이 생길 염려는 없다.

또한, 카운팅 시간 Tct는 초기 바이어스 신호(392)에 기초하여 결정된다. 따라서, 예를 들면, 제1 바이어스 발생 회로(250)의 소자, 특히 저항성 소자(1)의 저항값이 설계값으로부터 Is1을 감소시키기 위해 높은 값으로 시프트될 때, 초기 바이어스 신호(392)의 레벨이 또한 낮아지고, 도 9에 도시된 카운팅 제어 수단(220)에 포함된 용량성 소자(5)의 방전 경로에 배치한 NMOS(62)로 흐르는 전류값이 낮아지게 되어, 카운팅 시간 Tct가 증가하게 된다. 따라서, 카운팅회로(214)의 카운팅 결과가 증가한다. 반면. 저항성 소자(1)의 저항값이 Is1을 증가시키기 위해 낮은값으로 시프트될 때, 카운팅 시간 Tct가 감소하고, 카운팅 회로(214)의 카운팅 결과도 감소한다.

즉, 제2 바이어스 발생 회로(270)에서 발생된 내부 바이어스 신호(392)를 고려하면, 초기 바이어스 신호(392)가 설계값으로부터 벗어날 때, 카운팅 시간 Tct가 일탈 및 보정에 따라 자동적으로 보정되고, 초기 바이어스 신호(392)의 일탈을 고려하면, 적절한 레벨을 얻을 수 있다.

다음, 본 발명의 제2 실시예에 따른 DLL 회로가 설명된다.

도 11은 제2 실시예에 따른 DLL 회로(110)의 블록도이다.

도 11을 참조하여, 본 실시예에 따른 DLL 회로(110)에 있어서, 입력 신호(300)의 듀티를 소정의 듀티값(예를 들면, 49 내지 51%)으로 보정하여, 듀티 보정된 신호(301)를 출력하는 제2 듀티 보정 수단(180); 듀티 보정된 신호(301)에 기초하여 위상이 서로 상이한 m개의 위상 시프트 처리 신호(310)를 발생하는 위상 시프팅 수단(120); 입력 신호(300)의 위상을 출력으로부터의 피드백 신호(330)의 위상과 비교하여 위상차를 검출하고, 검출된 위상차에 기초하여 위상 제어 신호(340)를 출력하는 위상 비교 수단(140); 위상 시프팅 수단(120)에 의해 생성된 m개의 위상 시프트 처리 신호(310) 및 위상 제어 신호(340)에 기초하여 입력 신호(300)와 소정의 위상 관계를 갖는 위상 보정된 신호(320)를 출력하는 위상 동기화 수단(160); 및 위상 보정된 신호(320)의 듀티를 소정의 듀티로 다시 보정하여, 위상 로크 신호(400)를 출력하는 제1 듀티 보정 수단(170)을 포함한다. 또한,DLL 회로(110)가 바이어스 발생 수단(200)에 제공되어, 이들 각각의 수단에 포함된 차동 증폭기 회로에서 정전류원의 전류값을 제어한다.

본 실시예에 따른 DLL 회로(110)에서, 입력 신호(300)의 듀티를 소정의 듀티로 보정하기 위한 제2 듀티 보정 수단(180)이 위상 시프팅 수단(120) 이전에 제공된다는 점을 제외하고는, 제2 실시예에 따른 DLL 회로(110)는 제1 실시예에 따른 DLL 회로(100)와 동일하다. 따라서, 본 실시예에서 상세한 설명은 생략한다. 본 실시예에서의 DLL 회로(110)에 따르면, 입력 신호(300)의 듀티를 미리 보정함으로써 높은 정확도로 위상 조절을 용이하게 구현하는 것이 가능하다.

다음, 본 발명의 제3 실시예에 따른 DLL 회로가 설명된다.

제1 및 제2 실시예에 따른 DLL 회로(100, 110)에서, 각각의 차동 증폭기 회로의 정전류원의 전류값은, 입력 신호(300)의 주파수에 따른 바이어스 발생 수단(200)에 의해 보정된 내부 바이어스 신호(395)에 의해 판정된 전류값 Is2가 된다. 반면, 본 실시예에 따른 DLL 회로에서는, 특정한 차동 증폭기 회로에서의 정전류원의 전류값은, 입력 신호(300)의 주파수와 무관하게 정전류값이 된다.

구체적으로, 본 실시예에 따른 바이어스 발생 수단(200)의 내부 구조를 포함하는 DLL 회로의 기본 구조는, 초기 바이어스 신호(392)가 각각의 기능 블록에서 최종 스테이지 차동 증폭기 회로에서 정전류원에 공급된다는 점을 제외하고는 제1 및 제2 실시예에 따른 DLL 회로(100, 110)의 구조와 동일하다.

예를 들면, 도 12는 DLL 회로(100, 110)에 포함된 하나의 기능 블록(190)의 최종 스테이지의 전형적인 회로도이다. 이러한 기능 블록(190)에 있어서, 내부 프로세서(191); 최종 스테이지 차동 증폭기 회로(193); 레벨 변환기(195); 및 신호 출력부(197)를 포함한다.

이러한 경우, 내부 프로세서(191)에 포함된 차동 증폭기 회로의 정전류원으로서 NMOS(71)의 게이트 전극 단자(71G)는 제1 바이어스 발생 회로(270)의 출력 단자(82)에 접속되어, 내부 바이어스 신호(395)가 인가된다.

최종 스테이지 차동 증폭기 회로(193)는, 저항성 소자(7, 8) 및 NMOS(65, 66, 72)들을 포함한다. 저항성 소자(7, 8)의 각각의 제1 단자는 VDD에 접속된다. 저항성 소자(7)의 제2 단자는 공통 접속에 의해 NMOS(65)의 드레인 전극 단자에 접속된다. NMOS(65, 66)의 각각의 소스 전극 및 NMOS(72)의 드레인 전극이 공통 접속에 의해 접속된다. NMOS(72)의 소스 전극 단자는 GND에 접속된다. 저항성 소자(7, 8) 및 NMOS(65, 66)는 차동 증폭기를 구성하고, NMOS(72)는 정전류원으로서의 기능을 한다. 정전류원으로서의 NMOS(72)의 게이트 전극 단자(72G)가 제1 바이어스 발생 회로(250)의 출력 단자(81)에 접속되어, 초기 바이어스 신호(392)가 인가된다.

즉, 이러한 구성에 따르면, 입력 신호와 무관한 초기 바이어스 신호(392)가 본 실시예에 따른 DLL 회로에 포함된 기능 블록에서 최종 스테이지 차동 증폭기 회로(193)의 정전류원으로서 NMOS(72)의 게이트 전극에 인가되므로, 최종 스테이지 차동 증폭기 회로(193)가 낮은 입력 신호 주파수에서도 의존적으로 동작할 수 있게 된다.

다음, 본 발명의 제4 실시예에 따른 DLL 회로를 설명한다.

본 실시예에 따른 DLL 회로의 기본 구조는, 위상 로크 신호(400)를 출력하는 제1 듀티 보정 수단(170)의 최소한의 신호 출력부가 도 12에 도시된 구조를 갖는다는 점을 제외하고는, 제1 내지 제3 실시예에 따른 DLL 회로의 구조와 동일하다. 구체적으로, 본 실시예에 따른 DLL 회로에 포함된 제1 듀티 보정 수단(170)에 있어서, 내부 프로세서(191); 최종 스테이지 차동 증폭기 회로(193); 레벨 변환기(195); 및 신호 출력부(197)를 포함한다. 내부 프로세서(191) 및 최종 스테이지 차동 증폭기 회로(193)는 제3 실시예에서의 그것과 동일하므로, 이들에 대한 설명은 생략한다.

레벨 변환기(195)는 제1 PMOS(31), 제2 PMOS(33), 제3 NMOS(67), 및 제4 NMOS(68)를 포함한다. 제1 PMOS(31) 및 제2 PMOS(33)의 각각의 소스 전극 단자가 VDD에 접속된다. 제1 PMOS(31)의 드레인 전극 단자, 제3 NMOS(67)의 게이트 전극 단자, 제4 NMOS(68)의 게이트 전극 단자, 및 제3 NMOS(67)의 드레인 전극 단자가 공통 접속점(95)에서 공통 접속에 의해 접속된다. 제2 PMOS(33)의 드레인 전극 단자 및 제4 NMOS(68)의 드레인 전극 단자가 공통 접속점(96)에서 공통 접속에 의해 접속된다. 제3 NMOS(67)의 소스 전극 단자 및 제4 NMOS(68)의 소스 전극 단자가 GND에 접속된다. 제3 NMOS(67) 및 제4 NMOS(68)는 전류 미러를 구성한다. 최종 스테이지 증폭기 회로(193)로부터의 차동 신호 출력이 제1 PMOS(31) 및 제2 PMOS(33)의 각각의 게이트 전극으로 입력되고, 레벨 변환 신호가 제2 PMOS(33) 및 제4 NMOS(68)의 공통 접속점(96)으로부터 송신된다.

신호 출력부(197)는 제3 PMOS(35), 제4 PMOS(37), 제5 NMOS(69), 및 제6NMOS(73)를 포함한다. 제3 PMOS(35)의 소스 전극 단자가 VDD에 접속되고, 제6 NMOS(73)의 소스 전극 단자는 GND에 접속된다. 제3 PMOS(35)의 드레인 전극 단자가 공통 접속에 의해 제4 PMOS(37)의 소스 전극 단자에 접속된다. 제4 PMOS(37) 의 드레인 전극 단자 및 제5 NMOS(69)의 드레인 전극 단자가 공통 접속점(98)에서 공통 접속에 의해 접속된다. 제5 NMOS(69)의 소스 전극 단자 및 제6 NMOS(73)의 드레인 전극 단자가 공통 접속에 의해 접속된다. 또한, 제4 PMOS(37)의 게이트 전극 및 제5 NMOS(69)의 게이트 전극이 공통 접속점(97)에서 공통 접속에 의해 접속되고, 공통 접속점(97)은 레벨 변환기(195)의 공통 접속점(96)에 접속된다. 기능 블록(190)의 출력 신호가 제4 PMOS(37)의 드레인 전극 단자 및 제5 NMOS(69)의 드레인 전극 단자가 공통 접속에 의해 접속되는 공통 접속점(98)으로부터 출력된다.

제3 PMOS(35)의 게이트 전극 단자(35G)가 제2 바이어스 발생 회로(270)의 출력 단자(82)에 접속되고, 제6 NMOS(73)의 게이트 전극 단자(73G)는 제1 바이어스 발생 회로(250)의 출력 단자(81)에 접속되므로, 내부 바이어스 신호(395) 및 초기 바이어스 신호(392)가 각각 게이트 전극에 인가된다.

본 실시예에 따른 DLL 회로에 있어서, 내부 바이어스 신호(395)가 제1 듀티 보정 수단(170)에 포함된 최소한의 신호 출력부(197)를 구성하는 제3 PMOS(35)의 게이트 전극에 인가되고, 초기 바이어스 신호(392)는 제6 NMOS(73)의 게이트 전극에 인가된다. 따라서, 내부 바이어스 신호(395)의 레벨이 낮아질 때, 신호 출력부(197)의 역 임계값이 실질적으로 증가한다. 따라서, DLL 회로에 입력된 신호(300)의 주파수를 낮춤으로써 내부 프로세서(191)의 정전류원의 전류값이 낮아지고, 내부 프로세서(191)에서의 차동 증폭기 회로의 동작점(신호 파형의 중심인 동작 파형의 교차점)의 레벨이 증가할 때에도, 신호 출력부(197)의 역 임계값이 실질적으로 증가한다. 이에 따라, 신호 출력부(197)가 의존적으로 동작하고, 출력 신호가 CMOS 레벨 상에서 풀 스윙 파형이 될 수 있다. 따라서, 기능 블록들 사이의 신호 송수신 동작이 안정적으로 수행될 수 있다.

본 발명은 상술된 실시예에 제한되지 않고, 본 발명의 요지 내에서 다양한 변화 및 변형이 가능하다는 것이 자명하다. 예를 들면, 위상 시프팅 수단(120)에서 발생될 위상차가 서로 상이한 위상 시프트 처리 신호의 수, (카운터의 비트수를 포함하는) 카운팅 회로(214)의 구성, 및 제2 바이어스 발생 회로(270)에 포함된 전류 조정 트랜지스터 그룹의 구성들은 필요에 따라 적절하게 설계될 수 있다.

본 발명의 DLL 회로는 DLL 회로에 포함된 차동 증폭기 회로의 정전류원의 전류값을 입력 신호에 따른 적절한 값으로 자동적으로 조절할 수 있고, 입력 신호 주파수의 넓은 범위를 처리하면서 안정적인 동작을 유지할 수 있으며, 입력 신호 주파수에 따른 회로의 전력 소모를 효과적으로 감소시킬 수 있다.

또한, 각각의 기능 블록에서의 최종 스테이지 차동 증폭기 회로의 정전류원과 같이, 최소한의 특정 소자의 입력 신호 주파수와 무관한 초기 바이어스 신호의 공급에 의해, 각각의 기능 블록은 입력 신호 주파수와 무관하게 확실하게 동작할 수 있다.

또한, 신호 출력부가 내부 바이어스 신호에 의해 제어된 트랜지스터와 초기바이어스 신호에 의해 제어된 트랜지스터를 포함하도록 구성될 때, 출력 신호는 CMOS 레벨 상에서 확실하게 풀 스윙 파형이 되므로, 기능 블록들 간의 신호 송수신이 안정적으로 수행된다는 이점이 있다.

본 발명은 양호한 실시예를 참조하여 상세히 설명하였으나, 본 발명의 사상을 벗어나지 않고 다양한 변형 및 변화가 가능하다는 것이 이해되어야 한다.

Claims (8)

1. 입력 신호와 소정의 위상 관계를 갖는 위상 동기 신호를 출력하기 위한 DLL(delay locked loop) 회로에 있어서,

   정전류원을 갖는 기능 블록; 및

   상기 기능 블록의 정전류원을 제어하기 위한 정전류원 바이어스 신호를 발생시키기 위한 바이어스 발생 수단 -상기 바이어스 발생 수단은 상기 입력 신호의 주파수에 따라서 상기 바이어스 신호를 변화시키는 바이어스 제어 수단을 포함함-

   을 포함하는 DLL 회로.
2. 제1항에 있어서, 상기 바이어스 발생 수단은, 소정의 정전류에 대응하는 1차 바이어스 신호를 발생시키기 위한 제1 바이어스 발생 회로; 및 상기 1차 바이어스 신호 및 상기 입력 신호의 주파수에 따라서 상기 바이어스 제어 수단으로부터 출력된 바이어스 보정 신호에 기초하여 내부 바이어스 신호를 발생시키기 위한 제2 바이어스 발생 회로를 포함하는 DLL 회로.
3. 제1항에 있어서, 상기 바이어스 제어 수단은, 상기 입력 신호의 주파수를 측정하기 위한 측정 수단; 및 상기 측정 수단에 의한 측정 결과에 기초하여 바이어스 보정 신호를 출력하기 위한 보정 신호 발생 수단을 포함하는 DLL 회로.
4. 제1항에 있어서, 상기 바이어스 제어 수단은, 소정의 외부 신호에 기초하여 상기 입력 신호의 카운팅의 시작을 제어하는 제1 카운팅 제어 신호를 출력하기 위한 제어 회로; 상기 제1 카운팅 제어 신호의 입력으로부터 소정 시간이 경과한 후에 제2 카운팅 제어 신호를 출력하기 위한 카운팅 제어 수단; 상기 제1 카운팅 제어 신호 및 상기 제2 카운팅 제어 신호에 따라서 상기 입력 신호의 카운팅의 시작과 끝을 각각 제어하기 위한 카운팅 수단; 및 상기 카운팅 수단에 의한 카운팅 결과에 기초하여 바이어스 보정 신호를 출력하기 위한 보정 신호 발생 수단을 포함하는 DLL 회로.
5. 제4항에 있어서, 상기 카운팅 제어 수단의 출력 신호는 상기 1차 바이어스 신호에 의해 제어되는 DLL 회로.
6. 제4항에 있어서,

   상기 카운팅 제어 수단은, PMOS(p-채널 MOS), 제1 NMOS(n-채널 MOS), 제2 NMOS(n-채널 MOS), 용량성 소자, 및 비교 회로를 포함하고;

   PMOS의 소스 전극 단자는 전원 단자에 접속되고, PMOS의 드레인 전극 단자는 공통 접속에 의해 상기 제1 NMOS의 드레인 전극 단자, 상기 용량성 소자의 제1 전극 단자, 및 상기 비교 회로의 제1 입력 단자에 접속되고;

   상기 제1 NMOS의 소스 전극 단자는 공통 접속에 의해 상기 제2 NMOS의 드레인 전극 단자에 접속되고;

   상기 제2 NMOS의 소스 전극 단자는, 상기 용량성 소자의 제2 전극 단자와 함께, 접지 단자에 접속되고;

   PMOS와 상기 제1 NMOS 각각의 게이트 전극 단자는 공통 접속에 의해 상기 제1 카운팅 제어 신호를 출력하기 위한 제어 회로의 출력 단자에 접속되고;

   상기 제2 NMOS의 게이트 단자는 상기 제1 바이어스 발생 회로의 1차 바이어스 출력 단자에 접속되고;

   상기 비교 회로의 제2 입력 단자는 소정의 전위를 갖는 기준 신호 단자에 접속되고, 제2 카운팅 제어 신호가 상기 비교 회로의 출력 단자로부터 출력되는

   DLL 회로.
7. 제1항에 있어서,

   상기 입력 신호에 기초하여, 위상이 서로 다른 m(m은 2 이상의 정수)개의 위상 시프트 처리 신호들을 발생시키기 위한 위상 시프팅 수단;

   상기 입력 신호의 위상과 상기 위상 동기 신호의 위상을 비교하여 위상차를 검출하고, 상기 검출된 위상차에 기초하여, 위상 제어 신호를 출력하는 위상 비교 수단;

   상기 위상 시프팅 수단에 의해 생성된 상기 m개의 위상 시프트 처리 신호, 및 상기 위상 제어 신호에 기초하여 상기 입력 신호와 소정의 위상 관계를 갖는 위상 보정 신호를 출력하기 위한 위상 합성 수단; 및

   상기 위상 보정 신호의 듀티를 보정하고 상기 위상 동기 신호를 출력하는 제1 듀티 보정 수단

   을 더 포함하는 DLL 회로.
8. 제7항에 있어서, 상기 입력 신호의 듀티를 보정하고 듀티 보정 신호를 출력하기 위한 제2 듀티 보정 수단을 더 포함하고,

   상기 듀티 보정 신호는 상기 위상 시프팅 수단에 입력되는 DLL 회로.