KR20000056531A - 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로 - Google Patents

빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭동기 회로 Download PDF

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Abstract

본 발명은 빠른 클럭 동기 시간과 작은 지터(jitter) 특성을 갖는 클럭 동기 회로에 관한 것으로서, 보다 상세하게는 기존의 DLL(Delay Locked Loop), PLL(Phase Locked Loop)의 아날로그 회로와 DL(Delay Line)의 디지털 회로의 장점을 모두 가지도록 아날로그 VCDL(Voltage Controlled Delay Line)과 디지털 FDL(Fixed Delay Line)로 구성된 혼합 모드 클럭 동기 회로(Mixed Mode DLL)에 관한 것으로서, 외부 클럭과 내부 클럭을 동기시키기 위하여 초기에 내부 클럭과 외부 클럭 사이의 큰 위상차를 FDL에 의하여 2클럭 사이클 만에 작게 하여 클럭을 일단 동기시키고, 이후 남아 있는 위상차에 대해서는 아날로그 VCDL의 지연 시간을 미세하게 변화시켜 클럭을 빠른 시간 안에 완벽하게 동기시킬 수 있도록 구성하여, 기존의 방식에 비해 빠른 클럭 동기 시간과 더욱 개선된 저 지터 특성을 가지므로 저전력이면서 고속의 클럭 인터페이스를 필요로 하는 곳에 채용될 수 있어 고속 데이터 전송이 요구되는 칩에 유용하게 사용될 수 있는 것이다.

Description

빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭 동기 회로{A fast lock on time mixed mode delay locked loop with low jitter}
본 발명은 클럭(clock) 동기 회로에 관한 것으로서, 특히 빠른 클럭 동기 시간과 더욱 개선된 작은 지터(jitter) 특성을 갖도록 하여 저전력 및 고속 데이터 전송이 요구되는 칩(chip)에 사용될 수 있도록 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭 동기 회로(Mixed Mode Delay Locked Loop)에 관한 것이다.
일반적으로, 인쇄 회로 기판(PCB)에 시스템이 구현될 때는 전체적인 시스템의 성능을 향상시키기 위해서 설계자들은 보통 클럭 신호를 각 칩들에 공통으로 인가하여 동기식(synchronous) 시스템을 구현한다. 이때, 클럭 신호에 동기되어 모든 데이터의 전송과 수신이 이루어지므로 시스템의 속도를 높이기 위해서는 데이터를 안정되게 송수신하면서도 빠르게 클럭을 운용하여야 한다.
그러나, 지금까지 클럭은 크리스탈 발진기(crystal oscillator)로부터 모든 칩에 공통적으로 인가되어 왔기 때문에 데이터의 전송 시간과 각종 스큐(skew)가 클럭의 고속화를 어렵게 하였다.
클럭 동기 시스템에서 외부 클럭이 집적 회로로 들어오게 되면 클럭 버퍼와 클럭 드라이버를 거쳐서 내부에서 사용될 내부 클럭으로 발생되게 된다. 이때 내부 클럭은 버퍼와 드라이버의 지연 시간으로 인해 내부 레지스터를 클럭킹하는 시간이 외부 클럭과 일치하지 않게 된다. 이러한 불필요한 클럭 스큐로 인하여 전체 시스템 클럭을 고속화하는 것이 어렵게 되어 최근 고속 인터페이스를 갖는 집적 회로에선 외부 클럭과 내부 클럭을 동기시키는 회로를 추가하고 있다.
따라서, 고속의 클럭을 사용하기 위해 최근에는 칩 내부에 외부 클럭과 내부 클럭을 동기시키는 회로를 집적하여 칩 내부의 스큐를 없애거나 또는 이러한 클럭 동기 회로를 사용하여 클럭과 데이터를 동시에 전송함으로써 클럭과 데이터 사이의 스큐까지도 제거하여 고속으로 데이터를 전송하고 있다.
이러한 클럭 동기 회로로는 위상 동기 루프(PLL : Phase Locked Loop), 지연 동기 루프(DLL : Delay Locked Loop), 그리고 지연선(Delay Line) 방식 등의 여러가지가 있으며, 크게 디지털 방식과 아날로그 방식으로 구분할 수 있다.
아날로그 방식은 폐 루프(closed loop) 클럭 동기 회로로 콘트롤에 의해 지연 셀의 지연 시간을 가변시켜 클럭이 동기되도록 하는 방식으로서, PLL이나 DLL 등을 들 수 있으며, 디지털 방식은 개방 루프(open loop) 클럭 동기 회로로 지연 시간이 고정된 단위 지연 셀을 이용한 회로로서, 지연선 등을 들 수 있다.
한편, DLL 등의 아날로그 방식은 클럭을 동기시키는 시간이 길지만 아날로그 방식을 이용하여 구현되기 때문에 지터 특성이 좋아 최근 아주 고속의 인터페이스 응용에 많이 사용된다. 그 동작을 간단히 살펴보면, 위상검출기에서 외부 클럭과 내부 클럭의 위상차를 비교하여 비교 결과에 대응하는 신호, 예를 들면 두 클럭 신호의 선행/지연정도에 상응되는 상승(선행) 펄스 신호나 하강(지연) 펄스 신호를 발생하게 된다. 그러면 이 신호는 충전 펌프(CP : Charge Pump)를 거쳐서 전압 신호로 변환되고 루프 필터(LP : Loop filter)를 통해 직류 성분을 추출하여 지연 시간을 가변하기 위한 콘트롤 신호가 발생되며, 전압 제어 지연 회로(VCDL : voltage controlled delay line)는 콘트롤 신호에 의해 외부 클럭을 지연시간 조정하여 내부 클럭으로 발생하며, 이러한 피드백 작업은 계속적으로 외불 클럭과 내부 클럭을 비교하고 비교된 위상차에 해당하는 만큼 계속적으로 콘트롤 신호를 변화시켜 나간다. 그러나 이러한 폐 루프 작업 때문에 수백 클럭 사이클을 돌면서 클럭을 동기시키는 시간이 길어지게 된다. 이때, 루프 특성상 동기 시간을 줄이기 위해서는 루프의 이득(gain)이 반대로 커져서 빨리 지연 시간을 변화시킬 수 있도록 하여야 한다. 이렇게 되면 클럭이 동기되었다 하더라도 내부 클럭이 큰 루프 이득 때문에 흔들리게 되어 지터 특성이 나빠지게 되며, 결국 적당한 점을 찾아 설계가 이루어져야 한다.
따라서, 기존의 아날로그 방식은 루프를 통해 미세하게 지터를 제어할 수 있어 400MHz 이상의 고속 인터페이스가 필요한 곳에 많이 쓰이지만, 클럭이 동기되는 시간이 너무 긴 문제점을 가지고 있으며, 또한, 회로의 성능은 클럭의 동기 시간과 지터 사이에 관계가 있어 동기 시간을 빠르게 하기 위해서 루프의 이득을 크게 하면 지터가 늘어날 수 있는 문제점이 있다.
이에 비해, 디지털 방식은 여러 가지가 있는데 대표적인 SMD(synchronous mirror delay)의 동작 과정을 살펴보면, 초기에 외부 클럭의 상승 에지가 입력되면 TDC(Time to Digital Converter) 지연 어레이를 진행하게 된다. 그러면 다음의 상승 에지 때 처음 클럭의 상승 에지가 TDC를 진행한 거리를 알 수가 있다. 그 거리를 DTC(Digital to Time Converter)로 전달하여 주면 외부 클럭으로부터 내부 클럭이 발생하기 까지의 지연 시간은 클럭 주기에 일치하게 되어 클럭이 동기된다.
따라서, 디지털 방식은 보통 2∼3 클럭 사이클의 빠른 동기 시간을 가지므로 저전력 모드가 있는 현재의 SDRAM(Synchronous Dynamic RAM)등에서 사용되고 있다. 그러나 디지털 방식은 외부 클럭과 내부 클럭 사이의 위상차가 제조 공정에 의존적이라 비교적 큰 단점을 가지고 있다.
따라서, 본 발명에서는 상술한 아날로그 및 디지털 방식의 클럭 동기 회로를 모두 채용하여 빠른 클럭 동기 시간을 가지며, 더욱 지터 특성이 좋은 클럭 동기 회로를 구현하고자 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 칩내부에 집적되어 전체 구조를 디지털 회로 부분과 작은 지터 특성을 갖는 아날로그 회로로 구성하여 먼저 빠른 클럭의 동기를 이룬 후에 다시 아날로그 회로를 구동시켜 미세한 제어를 수행할 수 있도록 하여 SDRAM이나 칩간의 인터페이스를 고속으로 수행할 수 있도록 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭 동기 회로를 제공하는데 있다.
도 1은 본 발명에 따른 혼합 모드 클럭 동기 회로(Mixed Mode DLL)의 구성도.
도 2는 도 1의 아날로그 VCDL(Voltage Controlled Delay Line) 회로도.
도 3은 VCDL의 시뮬레이션(Simulation) 파형도.
도 4는 도 1의 디지털 FDL(Fixed Delay Line) 회로도.
도 5는 본 발명에 따른 혼합 모드 클럭 동기 회로의 타이밍도.
도 6은 도 4의 FDC(Fixed Delay Cell)의 타입에 따른 초기 위상차와 동기 사이클의 시뮬레이션 결과 그래프.
도 7은 주파수에 따른 지터(jitter)와 정적 위상차의 시뮬레이션 결과 그래프.
도 8은 200MHz에서의 시뮬레이션 파형도.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭 동기 회로는, 전체 구조를 디지털 회로 부분과 저 지터 특성을 갖는 아날로그 회로로 구성하여 먼저 빠른 클럭의 동기를 이룬 후에 다시 아날로그 회로를 구동 시켜 미세한 제어를 수행할 수 있도록 한 것을 특징으로 한다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명에 따른 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 혼합 모드 클럭 동기 회로(Mixed Delay Locked Loop)에 대한 블럭 구성도이다.
동 도면에 있어서, 본 발명은 아날로그 회로 부분의 전압 제어 지연 회로(VCDL : Voltage Controlled Delay Line) 부분과 디지털 회로 부분의 고정 지연 회로(FDL : Fixed Delay Line) 부분으로 이루어져 있다.
또한, 아날로그 회로 부분은 위상 주파수 검출기(PFD : Phase Frequency Detector), 내부 클럭 검출기(ID : Internal clock Detector), 충전 펌프(CP : Charge Pump), 1/2Vcc 발생기, 루프 필터, 제어 전압에 따라 VCDL에 원하는 전류를 흘리기위한 V-I 변환기(Voltage to Current converter) 및 VCDL로 구성된다.
여기서, 내부 클럭이 발생하기 전에는 내부 클럭 검출기(ID)의 출력에 의하여 위상 주파수 검출기(PFD)를 리셋시켜 위상 비교를 하지 않게 하여 충전 펌프(CP)가 필터를 충방전하는 동작을 하지 않게 함으로써 필터의 Vctl이 1/2 Vcc로 유지되게 하며, 이후 고정 지연 회로(FDL)에 의하여 초기 지연 시간이 측정되어 내부 클럭이 발생하면 내부 클럭 검출기(ID)가 위상 주파수 검출기(PFD)를 동작시키도록 구성한다.
부연 설명하면, 전체 회로가 동작하기 않을 시에는 1/2Vcc 발생기를 루프 필터에 연결하여 Vctl을 1/2 Vcc로 유지하고 동작후 고정 지연 회로(FDL)의 MCG에서 mclk이 발생하였을 때 루프 필터와의 연결 스위치를 끊고 충전 펌프(CP)에 의해 Vctl를 변화시켜 클럭의 동기가 초기 고정 지연 회로(FDL)에 의한 지연 시간 보상 작용에 의해 1/2Vcc 근처에서 Vctl이 머물게 된다.
한편, VCDL 블록은 도 2에 도시된 바와 같이, 차동 구조의 전압 제어 지연 소자(Delay Cell)와, 이중 바이어스 회로(Replica biasing)로 되어 있다. 기존의 DLL구조에서는 클럭이 동기되는 Vctl 전압은 예상하기가 어려우나 본 발명에 따른 구조에서는 초기에 디지털 회로에서 동기되는 외부 클럭과 내부 클럭의 위상차가 작기 때문에(초기 단계에서 최대 위상차는 고정 지연 셀 (FDC : Fixed Delay Cell)의 한 단 지연 시간이 된다.) 동기될 때의 Vctl전압이 1/2Vcc 근처에 있게 된다.
부연설명 하면, 일반적인 DLL에서 동기(locked)되었다는 것은 CP의 충전 전류량과 방전 전류량이 같아서 필터의 Vctl 전압이 변하지 않는 상태를 말한다. 그런데 PFD는 외부 클럭과 내부 클럭의 위상이 동기가되면 PFD의 출력인 UP 신호와 DN 신호가 같은 위상과 폭이 같은 펄스를 내보내는데 이상적일 경우 UP과 DN에 의해 전류를 흘리는 CP는 똑같은 충방전 전류를 가져야 한다. 그러나 기존 DLL에서는 외부 클럭과 내부 클럭이 동기 될 때의 Vctl 전압 레벨을 알 수 없다. 그러므로 필터를 충방전시키는 PMOS와 NMOS의 VDS전압의 불일치 때문에 충방전 전류량이 틀려지게 된다. 이러한 충방전 전류의 불일치는 DLL이 동기되었을 경우 외부 클럭과 내부 클럭의 위상차를 유발하게 된다. 그러므로 이러한 현상이 거의 없게 하려면 VDS를 일치시켜야 하므로 1/2 Vcc 에서 클럭을 동기시켜야 한다.
그러므로, 충전 펌프(CP)의 드라이버를 최적화 할 수 있어 거의 완벽하게 CP와 V-I 사이의 커패시터인 루프 필터를 충방전 하는 전류를 일치시킬 수가 있다.
도 3은 VCDL만을 이용한 기존의 DLL방식과 VCDL 및 FDL을 이용한 본 발명의 Vctl전압을 시뮬레이션한 파형도이다. 시뮬레이션 결과에서 보듯이 기존 DLL(Conv. VCDL)의 클럭 동기 시간(Time)은 대략 0.44 μs 이고 본 발명(With FDL)에서는 40ns 이다.
한편, 디지털 회로 부분의 FDL은 모니터 드라이버(Monitor Driver)인 클럭 드라이버의 Replica, TDC(Time to Digital Converter), DTC(Digital to Time Converter)로 구성되어 있으며, 초기 상태에는 VCDL의 제어 전압은 1/2Vcc로 유지되고 PFD는 ID에 의해 동작하지 않는 상태에 있다.
도 4는 디지털 FDL(Fixed Delay Line) 회로도로서, TDC와 DTC의 상세도이다. 초기 클럭 지연 시간을 측정하기 위한 블록으로서, 입력 클럭을 2분주하는 DFF, 및 MCG(Measure Clock Generator)는 플립 플롭이고 pclk노드에 첫번째 상승 에지가 도착한 바로 다음 번 외부 클럭의 상승 에지에서 mclk이 발생된다. mclk은 TDC에서 측정된 지연 시간을 샘플링하게 된다. 측정된 지연 시간은 DTC로 전달이 되어 내부 클럭 iclk이 외부 클럭의 2 사이클 후에 외부 클럭과 동기 되어 발생한다.
이러한 구조에 있어서, MCG에서 mclk이 발생되어 TDC에서 초기 지연 시간을 측정하고 동시에 DFF을 리셋시켜 TDC의 지연 소자 어레이에 초기 지연 시간 측정 이후 더 이상 dclk이 진행하지 않게 함으로써, 전력 소모를 줄일 수 있게 된다.
도 5는 본 발명의 저주파에서 타이밍 도를 나타낸 것이다. 클럭 동기를 위한 처음 단계에서 하기의 수학식 1이 성립한다.
초기 상태에서 외부 클럭의 2 사이클 후에 클럭 동기를 위해 tmonitor+tdummy+tcomp이 얻어진다. 여기서 tmonitor는 드라이버 Replica의 지연 시간, tdummy는 더미 게이트들의 지연 시간이고 tcomp는 처음 단계에서 클럭 동기를 위해서 FDL에 의하여 보상되는 지연 시간이다. 디지털 회로에 의한 클럭 동기 동작 이후에 VCDL의 지연 시간인 tVCDL은 클럭의 미세한 동기를 위한 아날로그 회로에 의해 가변 된다. tf/f는 FDL에 있는 DFF과 MCG의 전달 지연 시간을 나타내며, 외부 클럭(eclk)의 두번째 사이클에서 내부 클럭(iclk)가 동기되어 출력되며, 그때까지(initial step) 디지털 회로인 FDL에 의해 동작되어 vctl이 일정하게 유지되고, 다음에 아날로그 회로인 VCDL의 동작에 의거하여 미세한 동기 조정이 진행(Very fine locking process)되면서 vctl이 가변된다.
회로의 검증을 위하여 본 발명에 따른 혼합 모드 클럭 동기 회로는 0.4 μm CMOS 공정을 사용하여 설계되었으며, 도 6은 200MHz에서 각각 다른 종류의 FDC에 따른 시뮬레이션 결과이다.
본 발명에 따른 FDC에서는 NOR 게이트와 인버터, NAND 게이트와 인버터, 인버터와 인버터 및 차동 구조의 인버터를 사용할 수 있으며, 시뮬레이션 결과 차동 구조의 인버터(Differential INV)를 사용할 경우 처음 단계에서의 외부 클럭과 내부 클럭의 위상차(Maximum initial phase error)가 제일 작고 아날로그 회로에 의한 미세 동기 시간(Lock-on cycles)도 가장 작았다.
도 7은 외부 클럭과 최종 동기된 내부 클럭 사이의 정적 위상차(Static phase error)와 지터(Jitter)에 대한 시뮬레이션 결과이다. 동 도면에 도시된 바와 같이 200MHz 클럭 주파수에서 클럭간의 정적 위상차와 지터의 합이 약 10ps 정도 이하로, 비교적 작은 클럭 사이클 미만에서 클럭이 동기되며 저 지터 특성을 갖게 된다.
도 8은 3.3V 전원 전압과 200MHz 클럭 주파수에서 클럭의 동기를 보여주는 시뮬레이션 결과이다. 내부 클럭은 2번째 클럭 사이클 후(measure)에 작은 위상차를 가지고 외부 클럭과 동기되며 7번째 클럭 사이클에서 외부 클럭과 완전히 동기(Locked and Sync.)되었다.
설계된 본 발명에 따른 혼합 모드 클럭 동기 회로의 전력 소모는 200MHz에서 6 mA × 3.3 V 이다. 본 발명에 따른 혼합 모드 클럭 동기 회로가 동작할 경우에는 TDC는 처음 단계에서만 동작하고 그 이후에는 동작하지 않아 전력 소모가 없으며 동작하지 않을 때에는 1/2Vcc발생기는 약 0.4μA의 적은 전류를 소모한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 않는 범위에서 다양한 변경 및 수정 실시가 가능함을 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 기존의 방식에 비해 빠른 클럭 동기 시간과 더욱 개선된 저 지터 특성을 가지므로 저전력이면서 고속의 클럭 인터페이스를 필요로 하는 곳에 채용될 수 있어 DRAM등과 같은 고속 데이터 전송이 요구되는 칩에 유용하게 사용될 수 있는 효과가 있다.

Claims (6)

  1. 클럭 동기 회로, 데이터 복원 회로, 클럭 주파수 체배기 또는 주파수 합성기 등에 사용될 수 있는 클럭 동기 회로로서,
    인가되는 외부 클럭(eclk)과 내부 클럭(iclk)을 비교해서 그 위상차를 검출하여 출력하는 위상 주파수 검출기(PFD)와, 상기 위상 주파수 검출기(PFD)의 출력 신호를 전압 콘트롤 신호(vctl)로 변환하는 충전 펌프(CP)와, 루프 필터와, 상기 콘트롤 신호(vctl)에 따라서 외부 클럭(eclk)을 지연시켜서 출력하는 전압 제어 지연 회로(VCDL)로 이루어진 아날로그 회로부와;
    다수개의 고정 단위 지연 셀(FDC)로 이루어지며, 상기 외부 클럭(eclk)의 상승 에지가 입력되면 TDC(Time to Digital Converter)를 진행하여 다음의 외부 클럭(eclk)의 상승 에지 입력시 상기 전압 제어 지연 회로(VCDL)의 출력 클럭의 TDC 진행 거리를 DTC(Digital to Time Converter)로 전달하여 상기 외부 클럭(eclk)으로부터 전압 제어 지연 회로(VCDL)의 클럭이 발생하기 까지의 지연 시간을 상기 고정 단위 지연 셀(FDC)의 연결로 동기시켜서 상기 내부 클럭(iclk)을 발생하는 고정 지연 회로(FDL)로 이루어진 디지털 회로부를 포함하여, 상기 디지털 회로부를 이용하여 초기 클럭을 동기시킨 후, 상기 아날로그 회로부를 이용하여 미세하게 클럭을 동기시키는 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
  2. 제 1 항에 있어서, 상기 고정 지연 회로(FDL)는 상기 전압 제어 지연 회로(VCDL)의 출력 클럭을 드라이브하여 출력(dclk)하는 클럭 드라이브(Monitor)와, 상기 클럭 드라이브(Monitor)의 출력 클럭(dclk)을 2분주하여 출력(pclk)하는 DFF와, 상기 출력 클럭(dclk)과 외부 클럭(eclk)에 의거하여 외부 클럭(eclk)의 두 번째 상승 에지에서 클럭(mclk)을 발생하는 MCG를 이용하며, 클럭(mclk)에 의해 TDC(Time to Digital Converter)에서 측정된 지연시간이 DTC(Digital to Time Converter)로 전달되어 내부 클럭(iclk)이 외부 클럭(eclk)의 2 사이클 후에 외부 클럭(eclk)과 동기되는 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 고정 단위 지연 셀(FDC)은 차동 구조의 인버터, 또는 NOR 게이트와 인버터, 또는 NAND 게이트와 인버터, 또는 인버터와 인버터 중에서 택일하여 구성한 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
  4. 제 2 항에 있어서, 상기 MCG에서 클럭(mclk)이 발생되어 상기 TDC에서 초기 지연시간을 측정하고, 동시에 상기 DFF를 리셋시켜 상기 TDC의 동작을 정지시켜서 소비 전력을 저감시킬 수 있도록 한 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
  5. 제 1 항 또는 제 2 항에 있어서, 1/2 Vcc 발생기를 더 포함하여, 전체 회로가 동작하지 않을 경우에는 상기 1/2 Vcc 발생기를 상기 루프 필터에 연결하여 상기 콘트롤 신호(vclk)를 1/2 Vcc로 유지하고, 동작 후 상기 고정 지연 회로(FDL)의 MCG에서 mclk이 발생하는 경우 상기 루프 필터와의 연결을 끊고 상기 충전 펌프(CP)에 의해 상기 콘트롤 신호(vclk)를 변화시켜 클럭의 동기가 초기 고정 지연에 의한 지연 시간 보상 작용에 의해 1/2 Vcc 근처에서 동작하도록 한 것을 특징으로 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
  6. 제 1 항에 있어서, 발생된 상기 내부 클럭(iclk)을 검출하는 내부 클럭 발생기(ID)를 더 포함하여, 상기 내부 클럭(iclk)이 발생하기 전에는 상기 위상 주파수 비교기(PFD)가 동작하지 않도록 리셋시켜서 상기 충전 펌프(CP)가 상기 루프 필터를 충방전하는 동작을 수행하지 않도록 하여 상기 콘트롤 신호(vctl)이 1/2 Vcc로 유지되게 하며 이후 상기 고정 지연 회로(FDL)에서 초기 지연 시간이 측정되어 상기 내부 클럭(iclk)이 발생하면 상기 위상 주파수 비교기(PFD)를 동작시키도록 하는 것을 특징으로 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020035190A (ko) * 2000-11-04 2002-05-11 윤종용 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로
KR100398480B1 (ko) * 2000-04-11 2003-09-19 닛뽕덴끼 가부시끼가이샤 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법
KR100400043B1 (ko) * 2001-06-11 2003-09-29 삼성전자주식회사 데이터 복원 회로 및 방법
KR100400314B1 (ko) * 2001-06-29 2003-10-01 주식회사 하이닉스반도체 클럭 동기 장치
KR100403106B1 (ko) * 2000-04-18 2003-10-23 닛본 덴끼 가부시끼가이샤 Ｄｌｌ 회로
US6987408B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Digital delay locked loop and control method thereof
KR100711935B1 (ko) * 1999-09-27 2007-05-02 가부시키가이샤 고마쓰 세이사쿠쇼 토질개량기
KR100776736B1 (ko) * 2005-12-28 2007-11-19 주식회사 하이닉스반도체 클럭 동기 장치
KR100884642B1 (ko) * 2007-03-29 2009-02-23 고려대학교 산학협력단 자가 보정 기능을 갖는 지연 고정 루프 기반의 주파수 체배장치 및 방법
KR20180060100A (ko) * 2016-11-28 2018-06-07 삼성전자주식회사 하이브리드 클럭 데이터 복원 회로 및 수신기

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100711935B1 (ko) * 1999-09-27 2007-05-02 가부시키가이샤 고마쓰 세이사쿠쇼 토질개량기
KR100398480B1 (ko) * 2000-04-11 2003-09-19 닛뽕덴끼 가부시끼가이샤 디엘엘 회로, 이를 사용하는 반도체 장치 및 지연 제어 방법
KR100403106B1 (ko) * 2000-04-18 2003-10-23 닛본 덴끼 가부시끼가이샤 Ｄｌｌ 회로
KR20020035190A (ko) * 2000-11-04 2002-05-11 윤종용 락 시간을 단축시키는 제어회로를 구비하는 위상동기루프회로
KR100400043B1 (ko) * 2001-06-11 2003-09-29 삼성전자주식회사 데이터 복원 회로 및 방법
US6670853B2 (en) 2001-06-11 2003-12-30 Samsung Electronics Co., Ltd. Data recovery circuit and method thereof
KR100400314B1 (ko) * 2001-06-29 2003-10-01 주식회사 하이닉스반도체 클럭 동기 장치
US6987408B2 (en) 2003-05-30 2006-01-17 Hynix Semiconductor Inc. Digital delay locked loop and control method thereof
KR100776736B1 (ko) * 2005-12-28 2007-11-19 주식회사 하이닉스반도체 클럭 동기 장치
US7489168B2 (en) 2005-12-28 2009-02-10 Hynix Semiconductor Inc. Clock synchronization apparatus
KR100884642B1 (ko) * 2007-03-29 2009-02-23 고려대학교 산학협력단 자가 보정 기능을 갖는 지연 고정 루프 기반의 주파수 체배장치 및 방법
KR20180060100A (ko) * 2016-11-28 2018-06-07 삼성전자주식회사 하이브리드 클럭 데이터 복원 회로 및 수신기

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