KR20000051677A - 위상 고정 루프 회로 - Google Patents

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Abstract

위상 고정 루프 회로는 입력 주파수의 급격한 변화에 따라 루프 대역폭이 선형적으로 변화되도록 챠지 펌프의 전류량이 조절된다. 챠지 펌프는 다수개의 정전류원들과, 이들 전류원들이 전류 패스를 형성하기 스위치들로 구성된다. 상기 스위치들은 위상 주파수 검출기의 제어에 따라 스위칭된다. 상기 위상 주파수 검출기는 입력 주파수의 변화에 따라 상기 챠지 펌프의 전류량을 조절하므로서 루프 대역폭을 제어한다. 그러므로 입력 주파수의 급격한 변화에도 위상 고정 루프 회로가 선형 등가 모델로서 동작이 가능하도록 하며, 수학적 계산치와도 일치되도록 하여 전체 응답 특성을 예상할 수 있게 된다. 또한 입력 주파수의 급격한 변화에 대하서도 고정 시간(lock time)이 단축된다.

Description

위상 고정 루프 회로{phase-locked loops circuit}
본 발명은 위상 고정 루프 회로(phase-locked loops circuit)에 관한 것이다.
현재, 위상 동기 루프 회로는 사용 목적에 따라 그 루프를 다양하게 응용하여 적용된다. 예를 들면, 통신 장치 등에서 주파수 합성(frequency synthesizer), 클락 복구(clock recovery), 캐리어 복구(carrier recovery) 그리고 FM 복조(FM demodulation) 등에 사용되어 진다. 그 중에서 위상 동기 루프를 이용한 주파수 합성에 관한 회로는 휴대용 전화기, 무선 전화기(cordless phone), 페이저(pager)등의 무선 단말기에서 핵심 소자로 사용된다.
도 1에는 일반적인 위상 고정 루프 회로의 선형 등가 모델을 보여주는 블록도가 도시되어 있다. 도 1에 도시된 바와 같이, 위상 동기 루프 회로는 기준 분주기(reference divider)(20), 위상 주파수 검출기 및 챠지 펌프(phase frequency detector and charge pump)(30), 루프 필터(loop filter)(40), 전압 제어 발진기(voltage control oscillator)(50) 및 주 분주기(main divider)(60)로 구성된다. 이상과 같은 위상 고정 루프 회로의 동작은 다음과 같다.
기준 분주기(20)는 기준 신호 발생기(10)로부터 입력된 기준 신호를 1/R로 분주한 신호 fr을 위상 주파수 검출기 및 챠지 펌프(30)로 입력한다. 주 분주기(60)는 전압 제어 발진기(50)의 출력 신호 fo를 입력받아, 이를 1/N로 분주한 신호 fv를 위상 주파수 검출기 및 챠지 펌프(30)로 입력한다. 위상 주파수 검출기 및 챠지 펌프(30)의 출력은 루프 필터(40)를 통해 전압 제어 발진기(50)로 입력된다. 전압 제어 발진기(50)는 루프 필터(40)를 통해 입력되는 전압 신호에 대응되는 주파수를 갖는 신호 fo를 출력한다.
도 2에는 도1에 도시된 위상 주파수 검출기 및 챠지 펌프, 루프 필터의 일 예를 보여주는 회로도이다. 위상 주파수 검출기(32)는 제1 및 제2 D 플립플롭(FF30, FF32)과 논리 회로(AND30)로 구성된다. 챠지 펌프(34)는 제1 및 제2 정전류원(I30, I32)과 제1 및 제2 스위치(SW30, SW32)로 구성된다. 루프 필터(40)는 저항(R1)과 제1 및 제2 커패시터(C1, C2)로 구성되는 로우 패스 필터(low pass filter)로 구성된다.
도 3에는 도 2에 도시된 위상 주파수 검출기의 상태도가 도시되어 있다. 도 4에는 도 2에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전류(current) 대 위상 에러(phase error)의 그래프로 보여주는 도면이 도시되어 있고, 도 5에는 도 2에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전하량(charge quantity) 대 위상 에러(phase error)의 그래프로 보여주는 도면이 도시되어 있다.
도면에 도시된 바와 같이, 일반적으로 챠지 펌프 형태의 위상 고정 루프 회로는 선형 동작 영역이 위상 주파수 검출기(32)의 선형 동작 영역이 ±2로 제한되어 있다. 그러므로 선형 동작 영역을 넘어서는 과도한 입력이 위상 고정 루프 회로로 인가되면, 위상 고정 루프 회로의 동작 특성이 도 1에 도시된 선형 등가 모델과 더 이상 맞지 않게 되고 수학적 계산값과도 일치하지 않게 된다. 여기서 과도한 입력이라 함은 예를 들어 주파수가 급격히 변하는 상황이라 할 수 있다. 또 이러한 과도 입력이 인가되면 사이클 슬립(cycle slip)이 생길 뿐 만 아니라 고정 시간(lock time)도 매우 길어지게 되는 문제점들이 발생하게 된다.
이상과 같이 종래의 일반적인 챠지 펌프를 이용한 위상 동기 루프 회로 형태의 주파수 합성기에서는 출력 신호의 주파수가 갑자기 변해야하는 경우 전체 회로는 새로운 안정된 상태로 가기 위해 어느 정도의 과도 시간(Transient Time)이 경과된 후에 새로운 안정된 상태로 가게된다. 이러한 과도 시간은 크게 선형 영역과 비선형 영역으로 구분된다. 이러한 과도 응답 시간 중 선형영역에서 동작할 경우는 위상 동기 루프 회로가 도 1에 도시된 선형 등가 모델처럼 동작하나, 비선형 영역에서는 그렇지 못하며 뿐 아니라 수학적 계산식으로도 출력 응답 특성을 예상하지 못하게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 위상 주파수 검출기 및 챠지 펌프의 선형 동작 영역을 입력 주파수의 과도한 변화에 따라 넓힘으로써 과도한 입력이 인가되어도 위상 고정 루프 회로를 항상 선형 동작 영역에서 동작하도록 하는 위상 고정 루프 회로를 제공하는데 있다.
도 1은 일반적인 위상 고정 루프 회로의 선형 등가 모델을 보여주는 블록도;
도 2는 도1에 도시된 위상 주파수 검출기 및 챠지 펌프, 루프 필터의 일 예를 보여주는 상세 회로도;
도 3은 도 2에 도시된 위상 주파수 검출기의 상태도;
도 4는 도 2에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전류(current) 대 위상 에러(phase error)의 그래프로 보여주는 도면;
도 5는 도 2에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전하량(charge quantity) 대 위상 에러(phase error)의 그래프로 보여주는 도면;
도 6은 본 발명의 위상 고정 루프 회로의 선형 등가 모델을 보여주는 블록도;
도 7은 도 6에 도시된 위상 주파수 검출기 및 챠지 펌프, 루프 필터의 구성 예를 보여주는 상세 회로도;
도 8은 도 7에 도시된 위상 주파수 검출기의 상태도;
도 9는 도 7에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전류(current) 대 위상 에러(phase error)의 그래프로 보여주는 도면; 그리고
도 10은 도 7에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전하량(charge quantity) 대 위상 에러(phase error)의 그래프로 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 기준 신호 발생기20: 기준 분주기
30, 70: 위상 주파수 검출기 및 챠지 펌프
40: 루프 필터50: 전압 제어 발진기
60: 주 분주기
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 위상 고정 루프 회로의 제1 분주기는 입력 주파수를 1/R로 분주하여 제1 주파수 신호로 출력하고, 전압 제어 발진기의 출력 주파수를 1/N로 분주하여 제2 주파수 신호로 출력한다. 위상 주파수 검출기는 상기 제1 및 제2 주파수 신호를 입력하여 위상 주파수를 검출하고, 상기 제1 및 제2 주파수 신호의 주파수 차에 비례하여 루프 대역폭을 조정하기 위한 제어 신호를 출력한다. 챠지 펌프는 상기 위상 주파수 검출기의 제어 신호에 응답하여 전류량이 조절되어 루프 대역폭을 변화시킨다. 루프 필터는 상기 챠지 펌프의 출력단과 상기 전압 제어 발진기의 입력단간에 접속된다.
상기 위상 주파수 검출기는 상기 제1 주파수 신호를 클락 신호로 입력받는 적어도 2개 이상의 직렬로 연결된 제1 플립플롭들과; 상기 제2 주파수 신호를 클락 신호로 입력받는 적어도 2개 이상의 직렬로 연결된 제2 플립플롭들 및; 상기 제1 및 제2 플립플롭의 각각의 첫 번째 플립플롭의 출력을 입력으로 하여 논리 연산하여 상기 제1 및 제2 플립플롭들의 각각의 리셋 신호로 입력하는 논리 회로를 포함하여 구성된다.
상기 챠지 펌프는 상기 제1 플립플롭들의 개수와 동일한 수로 구성되고, 전원 전압에 직렬로 연결되는 제1 정전류원과; 상기 제1 정전류원들의 개수와 동일한 수로 구성되고, 대응되는 상기 제1 정전류원들에 각기 일단이 접속되며, 타단이 한 노드에 접속되고, 각기 대응된 상기 제1 플립플롭들의 출력에 응답하여 스위칭되어 상기 제1 정전류원들의 전류 패스를 연결 또는 차단하는 제1 스위치들과; 상기 제2 플립플롭들의 개수와 동일한 수로 구성되고, 접지 전압에 직렬로 연결되는 제2 정전류원 및; 상기 제2 정전류원들의 개수와 동일한 수로 구성되고, 대응되는 상기 제2 정전류원들에 각기 일단이 접속되며, 타단이 한 노드에 접속되고, 각기 대응된 상기 제2 플립플롭들의 출력에 응답하여 스위칭되어 상기 제2 정전류원들의 전류 패스를 연결 또는 차단하는 제2 스위치들을 포함하여 구성되고, 상기 제1 및 제2 스위치들은 한 노드에 접속되어 루프 필터로 접속된다. 그리고 상기 제1 및 제2 정전류원들의 전류량은 필요에 따라 조정될 수 있다.
이상과 같은 위상 고정 루프 회로는 위상 고정 루프 회로의 선형 동작 영역을 ±2이상으로 넓힘으로써 과도한 입력이 인가되어도 위상 고정 루프 회로를 항상 선형 동작 영역에서 동작한다.
(실시예)
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 위상 고정 루프 회로는 입력 주파수의 급격한 변화에 따라 루프 대역폭이 선형적으로 변화되도록 챠지 펌프의 전류량이 조절된다. 챠지 펌프는 다수개의 정전류원을 구비하고, 이들 전류원들이 전류 패스를 형성하도록 위한 스위치들로 구성된다. 상기 스위치들은 위상 주파수 검출기의 제어에 따라 스위칭된다. 상기 위상 주파수 검출기는 입력 주파수의 변화에 따라 상기 챠지 펌프의 전류량을 조절하므로서 루프 대역폭을 제어한다. 그러므로 위상 고정 루프 회로의 선형 동작 영역은 ±2이상으로 넓혀지고, 과도한 입력이 인가되어도 위상 고정 루프 회로를 항상 선형 동작 영역에서 동작된다.
도 6에는 본 발명의 위상 고정 루프 회로의 선형 등가 모델을 보여주는 블록도가 도시되어 있다. 도 6에도 도 1에 도시된 구성 부분에서 동일한 회로 구성과 동일한 기능을 하는 구성들은 동일한 참조 번호로 병기한다.
도 6을 참조하여, 본 발명의 실시예예 따른 위상 고정 루프 회로는 기준 분주기(reference divider)(20), 위상 주파수 검출기 및 챠지 펌프(phase frequency detector and charge pump)(70), 루프 필터(loop filter)(40), 전압 제어 발진기(voltage control oscillator)(50) 및 주 분주기(main divider)(60)로 구성된다. 이상과 같은 위상 고정 루프 회로의 동작은 다음과 같다.
기준 분주기(20)는 기준 신호 발생기(10)로부터 입력된 기준 신호를 1/R로 분주한 신호 fr을 위상 주파수 검출기 및 챠지 펌프(70)로 입력한다. 주 분주기(60)는 전압 제어 발진기(50)의 출력 신호 fo를 입력하고, 이를 1/N로 분주한 신호 fv를 위상 주파수 검출기 및 챠지 펌프(70)로 입력한다. 위상 주파수 검출기 및 챠지 펌프(30)의 출력은 루프 필터(40)를 통해 전압 제어 발진기(50)로 입력된다. 전압 제어 발진기(50)는 루프 필터(40)를 통해 입력되는 전압 신호에 대응되는 주파수를 갖는 신호 fo를 출력한다. 특히, 상기 위상 주파수 검출기 및 챠지 펌프(70)는 선형 동작 영역을 필요에 따라(입력되는 주파수의 변화에 따라) 임의로 ??4, ??6,...로 넓힐 수 있다. 그러므로 급격한 주파수의 변화에 대해서도 선형적인 동작 영역을 갖게 된다.
좀더 구체적으로, 도 7 내지 도 10을 참조하여 각 회로의 구성 및 동작을 설명한다. 도 7에는 도 6에 도시된 위상 주파수 검출기 및 챠지 펌프, 루프 필터의 구성 예를 보여주는 회로도가 도시되 있다. 도 7에 도시된 바와 같이, 위상 주파수 검출기는 제1 내지 제6 플립플롭(FF70, FF71, FF72, FF73, FF74, FF75)과 논리 회로(AND70)로 구성된다. 제1 내지 제3 플립플롭(FF70, FF71, FF72)은 직렬로 연결된다. 제4 내지 제6 플립플롭(FF70, FF71, FF72)은 직렬로 연결된다. 기준 분주기(20)에서 출력된 신호 fr은 제1 내지 제3 플립플롭(FF70, FF71, FF72)의 클락으로 입력된다. 주 분주기(60)에서 출력된 신호 fv는 제4 내지 제6 플립플롭(FF73, FF74, FF75)의 클락으로 입력된다. 제1 및 제4 플립플롭(FF70, FF73)의 입력 단자는 각각 전원 전압(Vdd)에 접속된다. 제1 및 제4 플립플롭(FF70, FF73)의 출력 u1, d1은 각각 논리 회로(AND70)의 입력으로 제공된다. 논리 회로(AND70)의 출력은 제1 내지 제6 플립플롭(FF70, FF71, FF72, FF73, FF74, FF75)의 리셋 단자로 각기 입력된다.
챠지 펌프(74)는 제1 내지 제6 정전류원(I70, I71, I72, I73, 74, I75), 제1 내지 제6 스위치(SW70, SW71, SW72, SW73, SW74, SW75)로 구성된다. 제1 내지 제3 정전류원(I70, I71, I72)의 각각의 일 단자는 전원 전압(Vdd)에 접속되고, 각각의 다른 단자는 각기 제1 내지 제3 스위치(SW70, SW71, SW72)의 한 단자에 접속된다. 제4 내지 제6 정전류원(I73, I74, I75)의 각각의 일 단자는 접지 전압(Vss)에 접속되고, 각각의 다른 단자는 각기 제4 내지 제6 스위치(SW73, SW74, SW75)의 한 단자에 접속된다. 제1 내지 제6 스위치(SW70, SW71, SW72, SW73, SW74, SW75)의 각각의 다른 단자들은 공통으로 연결되어 루프 필터(40)에 접속된다. 그리고 제1 내지 제6 스위치(SW70, SW71, SW72, SW73, SW74, SW75)는 각각 제1 내지 제6 플립플롭(FF70, FF71, FF72, FF73, FF74, FF75)의 출력 신호에 의해 스위칭된다.
루프 필터(40)는 저항(R1)과 제1 및 제2 커패시터(C1, C2)로 구성되는 로우 패스 필터(low pass filter)로 구성된다. 저항(R1)의 일 단자와 제2 커패시터(C2)의 일 단자는 챠지 펌프(74)의 출력단 노드에 접속되고 제2 커패시터(C2)의 다른 단자는 접지 전압(Vss)에 접속된다. 저항(R1)의 다른 단자는 제1 커패시터(C1)의 일 단자에 접속되고, 제1 커패시터(C1)의 다른 단자는 접지 전압(Vss)에 접속된다.
도 8에는 도 7에 도시된 위상 주파수 검출기의 상태도가 도시되어 있다. 도 9에는 도 7에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전류(current) 대 위상 에러(phase error)의 그래프로 보여주는 도면이 도시되어 있고, 도 10에는 도 7에 도시된 위상 주파수 검출기 및 챠지 펌프의 특성을 전하량(charge quantity) 대 위상 에러(phase error)의 그래프로 보여주는 도면이 도시되어 있다.
도 8을 참조하여, 위상 주파수 검출기(72)는 정지 상태(S40)에서 주파수 fr이 입력되면 Up1 상태(S60)로 천이 된다. 계속해서 주파수 fr이 입력되면 Up2 상태(S62)로 천이 되며, 이 상태에서 다시 주파수 fr이 입력되면 Up3 상태(S64)로 천이 된다. 이와 같이하여 2이상의 위상 에러(Phase Error)의 검출이 가능하다.
위상 동기 루프 회로의 선형 동작 영역이 넓어짐으로서 과도한 입력이 인가되어도 위상 동기 루프 회로 회로를 항상 선형 동작 영역에서 동작하도록 하여 실제 위상 동기 루프 회로가 선형 등가 모델로 항상 동작하게 하여 사이클 슬립 등의 문제를 해결하게 되며, 실제 응답 특성도 수학식으로 예상할 수 있다.
수학적 계산식 응답은 잘 알려진 바와 같이, 2차 챠지 펌프(second order charge pump)를 갖는 위상 동기 루프 회로에서 위상 주파수 검출기의 한쪽 입력 주파수() 가 t=0에서의 크기로 갑자기 변하여 하기 수학식 1 과 같이 인가될 때 위상 주파수 검출기(70)에서 위상 에러()는 식 (2)처럼 구해진다.
[수학식 1]
[수학식 2]
위상 동기 루프 회로에서는 중요한 특성 중에 서로 상반되는 특성이 있는데 이들이 락 타임 특성과 위상 노이즈 특성이다. 즉, 락 타임을 줄이기 위해 루프의 밴드 폭(bandwidth)을 크게 하면 위상 노이즈가 커지게 된다. 그러므로 위상 동기 루프 회로를 설계할 때에 어플리케이션의 특성에 적합하도록 루프의 밴드 폭을 선정하는 것이 중요하다. 그러므로 위상 노이즈를 줄이기 위해 락이 거의 된 상태에서는 루프 밴드 폭은 줄이고, 또한 락 타임을 줄이기 위해 위상 주파수 검출기(72)의 상태가 Up1 상태(S60), Up2 상태(S62), Up3 상태(S64)로 넘어감에 따라 루프 밴드 폭을 크게 한다.
여기서, 루프의 밴드 폭은 전체 시스템의 자연 주파수(Natural Frequency)()에 비례하고, 2차 챠지 펌프를 갖는 위상 고정 루프 회로에서 자연 주파수()는 하기 수학식 3과 같이 여러 가지 루프 파라메터(Loop Parameter)들로 조정된다.
[수학식 3]
이 실시예에서는 루프 밴드 폭을 조정하기 위해 챠지 펌프의 전류량을 조정한다. 즉, 도 9에 도시된 바와 같이, 위상 주파수 검출기(72)의 상태가 Up1 상태(S60), Up2 상태(S62), Up3 상태(64)로 천이 됨에 따라 챠지 펌프(74)의 전류를 Ip1, Ip2, Ip3으로 점차 크게 하여 루프 밴드 폭을 점차 크게 한다.
그리고, 도 5 참조하면, 종래에는 위상 주파수 검출기의 위상 에러가 인 2, 4, 6등일 때 불연속 점이 생기게 된다. 그러나, 도 10 참조하면, 본 발명의 실시예에 따른 위상 주파수 검출기(72)는 위상 에러가 2, 4, 6등으로 증가함에 따라 연속한 특성이 계속되어 위상 주파수 검출기(70)의 선형 특성 영역이 넓혀진다. -2, -4, -6등 감소되는 반대의 경우도 동일하다.
이상과 같이, 위상 주파수 검출기(70)의 상태에 따라 챠지 펌프(74)의 전류를 Ip1, Ip2, Ip3으로 점차 크게(반대의 경우에는 전류량을 감소)하여 루프 밴드폭을 점차 크게 하면 락 타임을 줄일 수 있다. 여기서, 위상 에러가 2이하일 때와 2와 4사이일 때 또 4와 6사이일 때 각각 기울기(챠지 펌프 전류)가 Ip1, Ip2, Ip3로 달라서 완전한 선형 영역이라 할 수 없다. 그러나 완전히 선형 영역을 얻기 위해서는 챠지 펌프의 전류 Ip1, Ip2,Ip3을 모두 동일하게 하면 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 위상 고정 루프 회로의 선형 동작 영역을 종래와 달리 ±2이상으로 넓힘으로써 과도한 입력이 인가되어도 위상 고정 루프 회로를 항상 선형 동작 영역에서 동작하도록 실제 위상 고정 루프 회로가 선형 등가 모델로 항상 동작하게 함은 물론 실제 응답 특성도 수학적으로 예상할 수 있다. 또한 이러한 위상 고정 루프 회로는 위상 노이즈를 줄일 수 있고 락 타임도 줄어든다.

Claims (4)

  1. 위상 고정 루프 회로에 있어서:
    전압 제어 발진기와;
    입력 주파수를 1/R로 분주하여 제1 주파수 신호로 출력하는 제1 분주기와;
    상기 전압 제어 발진기의 출력 주파수를 1/N로 분주하여 제2 주파수 신호로 출력하는 제2 분주기와;
    상기 제1 및 제2 주파수 신호를 입력하여 위상 주파수를 검출하고, 상기 제1 및 제2 주파수 신호의 주파수 차에 비례하여 루프 대역폭을 조정하기 위한 제어 신호를 출력하는 위상 주파수 검출기와;
    상기 위상 주파수 검출기의 제어 신호에 응답하여 전류량이 조절되어 루프 대역폭을 변화시키는 챠지 펌프 및;
    상기 챠지 펌프의 출력단과 상기 전압 제어 발진기의 입력단간에 접속된 루프 필터를 포함하는 것을 특징으로 하는 위상 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 위상 주파수 검출기는:
    상기 제1 주파수 신호를 클락 신호로 입력받는 적어도 2개 이상의 직렬로 연결된 제1 플립플롭들과;
    상기 제2 주파수 신호를 클락 신호로 입력받는 적어도 2개 이상의 직렬로 연결된 제2 플립플롭들 및;
    상기 제1 및 제2 플립플롭의 각각의 첫 번째 플립플롭의 출력을 입력으로 하여 논리 연산하여 상기 제1 및 제2 플립플롭들의 각각의 리셋 신호로 입력하는 논리 회로를 포함하는 것을 특징으로 하는 위상 고정 루프 회로.
  3. 제 1 항에 있어서,
    상기 챠지 펌프는:
    상기 제1 플립플롭들의 개수와 동일한 수로 구성되고, 전원 전압에 직렬로 연결되는 제1 정전류원과;
    상기 제1 정전류원들의 개수와 동일한 수로 구성되고, 대응되는 상기 제1 정전류원들에 각기 일단이 접속되며, 타단이 한 노드에 접속되고, 각기 대응된 상기 제1 플립플롭들의 출력에 응답하여 스위칭되어 상기 제1 정전류원들의 전류 패스를 연결 또는 차단하는 제1 스위치들과;
    상기 제2 플립플롭들의 개수와 동일한 수로 구성되고, 접지 전압에 직렬로 연결되는 제2 정전류원 및;
    상기 제2 정전류원들의 개수와 동일한 수로 구성되고, 대응되는 상기 제2 정전류원들에 각기 일단이 접속되며, 타단이 한 노드에 접속되고, 각기 대응된 상기 제2 플립플롭들의 출력에 응답하여 스위칭되어 상기 제2 정전류원들의 전류 패스를 연결 또는 차단하는 제2 스위치들을 포함하고,
    상기 제1 및 제2 스위치들은 한 노드에 접속되어 루프 필터로 접속되는 것을 특징으로 하는 위상 고정 루프 회로.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 정전류원들의 전류량은 조정할 수 있는 것을 특징으로 하는 위상 고정 루프 회로.
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