TW201330506A - 二倍供應電壓共容邏輯電路及具有ｐｖｔ補償之二倍供應電壓共容輸出入緩衝器 - Google Patents

Abstract

本發明提供一種具有製程、電壓及溫度(PVT)補償之二倍供應電壓共容輸出入緩衝器電路，其係適用於CMOS技術。具有PVT補償電路之二倍供應電壓共容輸出入緩衝器運用新穎的二倍供應電壓共容邏輯閘。可將輸出壓擺率變化控制於較小範圍，以符合最大及最小時序規格。

Description

二倍供應電壓共容邏輯電路及具有PVT補償之二倍供應電壓共容輸出入緩衝器

本發明係有關於一種二倍供應電壓共容邏輯電路，特別係有關於一種具有製程、電壓及溫度(PVT)補償的二倍供應電壓共容輸出入緩衝器電路。

在高速介面盛行的發展趨勢之下，製程、電壓及溫度(PVT)變化的敏感性對電路效能及良率兩方面均會構成影響。例如，欲使輸出入(I/O)接腳在各種PVT變化條件下均能符合上升下降時間、電流、功率及接地反彈規格並非易事。請參閱登載於2006年Proc.IEEE Int.Conference on VLSI Design(VLSID)，第6頁，Qadeer A.Khan、G.K.Siddhartha、Divya Tripathi、Sanjay Kumar Wadhwa及Kulbhushan Misri所著之「晶片內製程電壓溫度偵測與補償技術(Techniques for on-chip process voltage and temperature detection and compensation)」。驅動電路在較慢製程參數下，為配合時序需要，難免會有體積過大的問題。而在較快製程下，則有高電流及同步切換雜訊(SSN)的問題。此等效應不僅降低電路可靠性，其為了在PVT變化下維持電路效能標準，亦必須耗用大量設計資源及時間。為解決 此等問題，已有許多前案提出多項關於PVT補償的發明，用以將輸出壓擺率(slew rates)之變動控制於較小範圍。例如，2009年8月25日，Dong-Suk Shin、Inhwa Jung、Chulwoo Kim、Hyung-Dong Lee以及Young-Jung Choi之美國專利第7579861號「阻抗控制虛擬開汲極輸出驅動電路及其驅動方法(Impedence-controlled pseudo-open drain output driver circuit and method for driving the same)」；2006年10月17日，Mel Bazes之美國專利第7123066號「速度鎖定迴路以提供基於晶粒操作條件之速度資訊(Speed-locked loop to provide speed information based on die operating conditions)」；2009年2月24日，Qadeer A.Khan、Sanjay K Wadhwa、Divya Tripathi、Siddhartha Gk以及Kulbhushan Misri之美國專利第7495465號「PVT變化偵測及補償電路(PVT variation detection and compensation circuit)」；以上各專利之內容皆於此合併參照。然而，上述之各項前案發明並無法應用於混合電壓輸出入電路中。

綜上所述，現有之二倍供應電壓共容邏輯電路亟需改良，尤其如何提出一種具有製程、電壓及溫度(PVT)補償之二倍供應電壓共容輸出入緩衝器亦為目前相當重要的課題。

本發明為解決習知技術之問題，係提供一種二倍供應電壓共容邏輯電路，以及使用該邏輯之輸出入緩衝器。

本發明之一種實施例揭示一種邏輯電路，其對至少一輸入訊號執行一邏輯運算，並產生至少一對應輸出訊號。該邏輯電路包含一電壓轉換器，用以將該輸入訊號轉換為一對應之第一訊號以及一第二訊號，其 中該第一訊號位於一第一電壓範圍之內，而該第二訊號位於一第二電壓範圍之內，且該第二電壓範圍係具有一高於該第一電壓範圍之電壓。該邏輯電路亦包含一拉低邏輯路徑，用以執行該邏輯運算；該拉低邏輯路徑係接受該第一訊號為其輸入，並產生一第一輸出，該第一輸出係位於該第一電壓範圍之內。該邏輯電路進一步包含一拉高邏輯路徑，其亦執行該邏輯運算；該拉高邏輯路徑係接受該第二訊號為其輸入，並產生一第二輸出，該第二輸出係位於該第二電壓範圍之內。最後，該邏輯電路包含一輸出級，其接受該第一輸出及該第二輸出，以產生該邏輯電路之該輸出；該輸出訊號之操作電壓，跨越該第一電壓範圍與該第二電壓範圍。

在本發明較佳實施例中，該第一電壓範圍內之最高電壓係功能上等於該第二電壓範圍之最低電壓。在更佳實施例中，該第一電壓範圍係從0伏特到VDD(供應電壓)，且該第二電壓範圍係從VDD到兩倍VDD。

在不同實施例中，該輸出級包含一第一電晶體，其以一第一端子電性連接至該第一輸出，以及一第二電晶體，其以一第一端子電性連接至該第二輸出；其中該第一電晶體及該第二電晶體，係透過其第二端子電性相連接以提供該輸出訊號。在更佳實施例中，該第一電晶體之基體端子係電功能性連接至該第一電壓範圍之最低電壓，且該第二電晶體之基體端子係電功能性連接至該第二電壓範圍之最高電壓；該第一及第二電晶體係屬於相對之電氣種類，且該第一電晶體與該第二電晶體之閘係電性連接至一功能上等於該第一電壓範圍最高電壓之電壓。

在一實施例中，該邏輯運算為一邏輯NOT運算。該拉低邏輯路徑包含屬於相對電氣種類之一第三電晶體以及一第四電晶體。該第三 電晶體與該第四電晶體之閘係電性連接至該第一訊號，且該第三電晶體與該第四電晶體之第一端子係分別電功能性連接至該第一電壓範圍與該第二電壓範圍之最低電壓，而該第三及第四電晶體之第二端子係彼此電性連接以提供該第一輸出。該拉高邏輯路徑亦包含屬於相對電氣種類之一第五電晶體以及一第六電晶體。該第五電晶體及第六電晶體之閘係電性連接至該第二訊號。該第五電晶體以及第六電晶體之第一端子各自電功能性連接至該第一電壓範圍與該第二電壓範圍之最高電壓，且該第五及第六電晶體之第二端子係彼此電性連接以提供該第二輸出。

在另一實施例中，該邏輯運算係為一邏輯性NAND運算，其具有至少二輸入。該邏輯電路具有至少二對應電壓轉換器，以便該至少二輸入提供複數個對應第一訊號以及第二訊號。該拉低邏輯路徑包含複數個電晶體，利用該些第一訊號為閘輸入在該第一電壓範圍之內，執行一NAND邏輯運算。該拉高邏輯路徑包含複數個電晶體，利用該些第二訊號為閘輸入在該第二電壓範圍之內執行一NAND邏輯運算。

在又一實施例中，該邏輯運算為一邏輯性NOR運算，其具有至少二輸入。該邏輯電路含有至少二對應電壓轉換器，以便該至少二輸入提供複數個對應第一訊號以及第二訊號。該拉低邏輯路徑包含複數個電晶體，利用該些第一訊號為閘輸入在該第一電壓範圍之內，執行一NOR邏輯運算。同樣地，該拉高邏輯路徑包含複數個電晶體，利用該些第二訊號為閘輸入在該第二電壓範圍之內執行一NOR邏輯運算。

在另一態樣中，本發明提供運用二倍供應電壓共容邏輯實施例之二倍供應電壓共容輸出入緩衝器。

10‧‧‧電路

12‧‧‧參考時脈

100‧‧‧PVT變化偵測器

110‧‧‧延遲串

111‧‧‧延遲單元

120‧‧‧N位元暫存器

121‧‧‧輸出

200‧‧‧編碼器

300‧‧‧輸出入電路

400‧‧‧二倍供應電壓共容換流器

401‧‧‧輸入

402‧‧‧第二訊號

403‧‧‧第三訊號

404‧‧‧電晶體

405‧‧‧電晶體

406‧‧‧電晶體

407‧‧‧電晶體

408‧‧‧節點A

409‧‧‧電晶體

410‧‧‧電晶體

411‧‧‧節點B

499‧‧‧輸出訊號

500‧‧‧電壓轉換器

501‧‧‧輸入

502‧‧‧電晶體

503‧‧‧電晶體

504‧‧‧第一訊號

505‧‧‧第二訊號

506‧‧‧電晶體

507‧‧‧電晶體

600‧‧‧二路輸入二倍供應電壓共容NAND閘

601‧‧‧電晶體

602‧‧‧電晶體

603‧‧‧電晶體

604‧‧‧電晶體

605‧‧‧電晶體

606‧‧‧電晶體

607‧‧‧電晶體

608‧‧‧電晶體

609‧‧‧節點A

610‧‧‧電晶體

611‧‧‧電晶體

612‧‧‧節點B

700‧‧‧二路輸入二倍供應電壓共容NOR閘

701‧‧‧電晶體

702‧‧‧電晶體

703‧‧‧電晶體

704‧‧‧電晶體

705‧‧‧電晶體

706‧‧‧電晶體

707‧‧‧電晶體

708‧‧‧電晶體

800‧‧‧三路輸入二倍供應電壓共容NAND閘

900‧‧‧三路輸入二倍供應電壓共容NOR閘

1000‧‧‧二倍供應電壓共容輸出入緩衝器

1001‧‧‧輸出入接腳

1100‧‧‧3位元控制訊號實施例

1110‧‧‧PVT變化偵測器

1111‧‧‧參考時脈

1120‧‧‧編碼器

1130‧‧‧暫存器

1140‧‧‧預控制訊號邏輯

1200‧‧‧4位元控制訊號實施例

第1圖：具有PVT補償之輸出入(I/O)電路的方塊圖。

第2圖：為第1圖所示之PVT變化偵測器的電路圖。

第3圖：二倍供應電壓共容換流器實施例之電路圖。

第4圖：為用於二倍供應電壓共容邏輯閘之電壓轉換器實施例的電路圖。

第5圖：說明二路輸入二倍供應電壓共容邏輯閘的輸入訊號。

第6圖：為二路輸入二倍供應電壓共容NAND閘實施例之電路圖。

第7圖：為二路輸入二倍供應電壓共容NOR閘實施例之電路圖。

第8圖：說明三路輸入二倍供應電壓共容邏輯閘輸入訊號之實施例。

第9圖：為三路輸入二倍供應電壓共容NAND閘實施例之電路圖。

第10圖：為三路輸入二倍供應電壓共容NOR閘實施例之電路圖。

第11圖：為二倍供應電壓共容輸出入緩衝器實施例之電路圖。

第12圖：為具有PVT補償之二倍供應電壓共容輸出入緩衝器3位元控制訊號實施例之電路圖。

第13圖：為具有PVT補償之二倍供應電壓共容輸出入緩衝器4位元控制訊號實施例之電路圖。

第14圖：顯示一8轉3編碼器實施例之真值表。

第15圖：顯示無PVT補償之二倍供應電壓共容輸出入緩衝器實施例的模擬輸出壓擺率。

第16圖：使用3位元控制訊號具有PVT補償之二倍供應電壓共容輸出入緩衝器實施例的模擬輸出壓擺率。

第17圖：為換流器電路元件之邏輯表。

第18圖：為NAND閘電路元件之邏輯表。

第19圖：為另一NOR閘電路元件之邏輯表。

本發明係以各種較佳實施例揭示具有製程、電壓及溫度(PVT)補償之二倍供應電壓共容輸出入緩衝器電路，從而實現將輸出壓擺率(slew rates)控制於小範圍之目的。第1圖顯示一電路設計10，其利用一PVT補償技術將一輸出入緩衝器之輸出壓擺率維持於一小範圍。該電路10包含一PVT變化偵測器100、一編碼器200以及一輸出入電路300。如第1圖所示，該PVT變化偵測器100係藉由感測不同條件下之參考時脈12從而偵測製程、電壓及溫度變化。而後該PVT變化偵測器100產生對應預控制訊號Dx並將之提供至編碼器200。編碼器200將該預控制訊號Dx編碼為控制訊號Sx。控制訊號Sx決定了輸出入電路300的驅動能力。

PVT變化偵測器100的一種實施例繪示於第2圖。首先，參考時脈12對該延遲串110傳送一高邏輯訊號。而後，一旦參考時脈12過渡為低邏輯訊號，延遲串110中各該延遲單元111的輸出即載入一N位元暫存器120。該N位元暫存器120之輸出121係經編碼成為預控制訊號D0~Dn-1。由於延遲串110中的傳輸延遲取決於製程、電壓及溫度，D1~Dn-1之數值將依不同的PVT條件而異。預控制訊號D0~Dn-1之後經編碼成為控制訊號Sx。此等控制訊號Sx係用以調整輸出入電路300之驅動能力，因此可將輸出入緩衝器之輸出壓擺率控制於一小範圍。

上述之PVT補償技術僅用於習知輸出入電路。至於二倍供 應電壓共容之應用，以下將揭示新穎之二倍供應電壓共容邏輯閘，其可用於上述之PVT補償電路100。具有此種PVT補償電路100的二倍供應電壓共容輸出入緩衝器，可將輸出壓擺率維持於一小範圍。

壹、二倍供應電壓共容邏輯閘

為偵測二倍供應電壓(2VDD)電力線之變化，用於此PVT補償電路100的邏輯閘應具有二倍供應電壓共容結構。二倍供應電壓共容邏輯閘之輸出入電壓擺幅，係在0V至2VDD之間，亦即，兩倍電源電壓。第3圖所示之二倍供應電壓共容換流器400係執行邏輯NOT運算。輸入IN 401之電壓擺幅係在0V至2VDD之間一亦即，從零伏至兩倍電源電壓VDD之間。電壓轉換器500將輸入IN 401轉換為第二訊號INH 402和第一訊號INL 403，以控制輸出電晶體。第二訊號INH 402及第一訊號INL 403之電壓擺幅分別為VDD至2VDD以及0V至VDD。因此，電壓轉換器500接收輸入邏輯訊號IN 401，並將此訊號轉換為兩個對應輸出邏輯訊號，其一為處於第一電壓範圍(亦即0至VDD)之內的第一訊號INL 403，其二為處於第二電壓範圍(亦即VDD至2VDD)之內的第二訊號INH 402。

換流器400具有一從電壓轉換器500接收第二訊號INH 402做為輸入之拉高路徑、一從電壓轉換器500接收第一訊號INL 403做為輸入之拉低路徑，以及由電晶體MP 404和MN 405提供的輸出級。該拉高路徑操作於該第二電壓範圍，而該拉低路徑操作於該第一電壓範圍。輸出級利用拉高路徑和拉低路徑之輸出，產生換流器400之輸出訊號OUT 499，其電壓範圍從0至2VDD，亦即，該訊號因此跨越該第一及第二電壓範圍。因此，換流器400之輸入及輸出操作電壓，均跨越該第一及第二電 壓範圍。

如第3圖所示，電晶體MP 404及MN 405係用以傳遞或驅動功能邏輯輸出OUT 499，並預防邏輯閘400產生閘極氧化層過壓。電晶體MP 404可為第一電氣種類，以PMOS為宜，而電晶體MN 405可為第二電氣種類，以NMOS為宜。當拉高路徑將該二倍供應電壓共容換流器400拉高至高邏輯準位，其閘極偏壓1×VDD的電晶體MP 404，可順利驅動該OUT訊號499至二倍供應電壓。另一方面，在該拉低路徑中，其閘極亦偏壓1×VDD的電晶體MN 405，可順利驅動該OUT訊號499至0(GND)。此外，藉由電晶體MP 404和MN 405形成的堆疊結構，各路徑皆不會發生超過一倍VDD的電壓，因此可避免閘極氧化層過壓問題。電晶體MP 404之基體端子繫於二倍供應電壓，電晶體MN 405之基體端子則繫於地端。電晶體MP 404和MN 405的來源端子，係分別連接至該拉高路徑和拉低路徑之輸出，而電晶體MP 404和MN 405的汲極則彼此相連，以輸出該輸出訊號OUT 499。

電晶體MPP 406及MNN 407決定，並提供換流器功能。電晶體MPP 406可為第一電氣種類，以PMOS為宜，而電晶體MNN 407可為第二電氣種類，以NMOS為宜。為確保節點A408上的電壓準位處於安全狀態，當拉高路徑偏離時，屬於第二電氣種類的NMOS電晶體MPN 409對節點A408，提供一VDD的電壓準位。同樣地，當拉低路徑偏離時，屬於第一電氣種類的PMOS電晶體MNP 410對節點B411，提供一VDD的電壓準位。第17圖為換流器400電路元件之邏輯表。

第4圖提供用於二倍供應電壓共容換流器400中電壓轉換器 500之實施例。當輸入IN 501為2VDD時，電晶體MP1 502及MN2 503開啟，因此訊號INH 504為2VDD，而訊號INL 505為VDD。當IN 501為0V，電晶體MP2 506及MN1 507開啟，因此INH 504為VDD而INL 505為0V。電晶體MP1 502及MP2 506可為第一電氣種類，以PMOS為宜，而電晶體MN2 503及MN1 507可為第二電氣種類，以NMOS為宜。

第5圖至第7圖為二路輸入二倍供應電壓共容NAND閘600及NOR閘700之實施例，其分別執行邏輯NAND及NOR運算。如第5圖所示，從0伏特至2VDD的輸入A和B經第4圖所示之電壓轉換器500分別轉換為AH、AL、BH及BL，而後如下文配合相關圖式所述供應至邏輯閘600及700。

第6圖顯示二路輸入二倍供應電壓共容NAND閘600之實施例。電晶體MP 601及MN 602，係用以保護邏輯閘600免於閘極氧化層過壓，其所採方式與上述換流器400中所用者相仿。NAND閘600具有一接收該輸入AH和BH的拉高路徑、一接收該輸入AL和BL的拉低路徑，以及一由該電晶體MP 601和MN 602提供的輸出級。電晶體MPP1 603、MPP2 604、MNN1 605，以及MNN2 606決定並提供NAND閘600功能。可將該拉高路徑視為一操作於VDD至2VDD電壓範圍，且在節點A 609產生輸出的NAND閘。同樣地，可將該拉低路徑視為一操作於0至VDD電壓範圍，且在節點B612產生輸出的NAND閘。

當拉高路徑偏離時，電晶體MPN1 607和MPN2 608對節點A609提供一VDD的電壓準位。同樣地，當拉低路徑偏離時，電晶體MNP1 610和MNP2 611對節點B 612提供一VDD的電壓準位。應注意電晶體 MPP1 603和MPP2 604係為並聯，而電晶體MPN1 607和MPN2 608係為串聯。電晶體MNN1 605和MNN2 606係為串聯，而電晶體MNP1 610和MNP2 611係為並聯。第18圖為NAND閘600電路元件之邏輯表。

第7圖為二路輸入二倍供應電壓共容NOR閘700之實施例。在此二路輸入二倍供應電壓共容NOR閘700中，電晶體MPP1 701與MPP2 702為串聯，因此，電晶體MPN1 703與MPN2 704係為並聯。電晶體MNN1 705和MNN2 706係為並聯，因此，電晶體MNP1 707和MNP2 708係為串聯。該NOR閘700與NAND閘600相仿。第19圖為NOR閘700電路元件之邏輯表。

第8圖至第10圖為三路輸入二倍供應電壓共容NAND閘800及NOR閘900實施例。此等實施例之二倍供應電壓共容邏輯閘600-900，可用於PVT補償電路之終以偵測混合電壓輸出入電路中二倍供應電壓電力線之變化。

貳、具有PVT補償之二倍供應電壓共容輸出入緩衝器

第11圖繪示一二倍供應電壓共容輸出入緩衝器1000實施例，其可傳輸並接收二倍供應電壓訊號。該二倍供應電壓共容輸出入緩衝器1000包含一PVT補償電路，以使輸出入接腳1001上之輸出壓擺率符合PVT變化。第12圖為一3位元控制訊號實施例1100，用於一具有PVT補償之二倍供應電壓共容輸出入緩衝器。如第12圖所示，PVT變化偵測器1110與編碼器1120所用之邏輯閘皆為二倍供應電壓共容邏輯閘實施例400至900，包括該延遲串1110、編碼器1120、暫存器1130以及預控制訊號邏輯1140。然而，該接收S0H、S1H、S2H、S0L、S1L及S2L等訊號之邏 輯閘可為標準閘。PVT變化偵測器1110感測參考時脈CLK 1111，以產生8位元預控制訊號D0至D7。該些8位元預控制訊號D0~D7，經8轉3編碼器編碼為3位元控制訊號S0至S2。該些控制訊號S0~S2係為二進位碼。第13圖為一4位元控制訊號實施例1200，用於一具有PVT補償之二倍供應電壓共容輸出入緩衝器。第14圖為該些預控制訊號D0~D7轉換至控制訊號S0~S2之對應實施例真值表。為結合PVT補償電路與二倍供應電壓共容輸出入緩衝器，控制訊號S0~S2係經各電壓轉換器500轉換為S0H至S2H及S0L至S2L。S0H~S2H和S0L~S2L之電壓擺幅係分別，從VDD至2VDD和從0V至VDD。訊號S0H~S2H和S0L~S2L配合OR閘和AND閘，可決定輸出電晶體MPP0~MPP2和MNN0~MNN2的開關狀態。在較慢條件下，控制訊號S0至S2開啟的輸出電晶體(MPP0~MPP2和MNN0~MNN2)較多，而在較快條件下，控制訊號S0~S2開啟的輸出電晶體(MPP0~MPP2和MNN0~MNN2)較少。例如，若PVT偵測器產生之訊號S0至S2為111，表示電路可能操作於最低速狀態。因此，控制訊號S0~S2將開啟MPP0~MPP2及MNN0~MNN2，以增進電路驅動能力。反之，若PVT偵測器產生之訊號S0至S2為000，表示電路目前正操作於最高速狀態。是以並不啟動電晶體加強驅動能力。因此，該二倍供應電壓共容輸出入緩衝器1100的驅動能力，可配合該電路之可能PVT變化加以調整。

500‧‧‧電壓轉換器

1100‧‧‧3位元控制訊號實施例

1110‧‧‧PVT變化偵測器

1111‧‧‧參考時脈

1120‧‧‧編碼器

1130‧‧‧暫存器

1140‧‧‧預控制訊號邏輯

Claims (4)

1. 一種具有製程、電壓及溫度(PVT)補償之輸出入緩衝器，其係包含：一輸出入接腳；一輸出入電路，用以驅動該輸出入接腳，該輸出入電路之一驅動能力係受至少一控制訊號控制；一PVT變化偵測器用以產生複數個預控制訊號，該PVT變化偵測器包含複數個串聯二倍供應電壓共容換流器；以及一編碼器，用已接收該預控制訊號以產生該至少一控制訊號，該編碼器包含複數個二倍供應電壓共容邏輯閘。
2. 如申請專利範圍第1項所述之具有製程、電壓及溫度(PVT)補償之輸出入緩衝器，其中各該二倍供應電壓共容換流器包含：一電壓轉換器，用以將一輸入時脈訊號轉換為一對應第一訊號及一第二訊號，其中該第一訊號係位於一第一電壓範圍之內且該第二訊號係位於一第二電壓範圍之內，而該第二電壓範圍具有一高於該第一電壓範圍之電壓；一拉低邏輯路徑，用以執行一邏輯NOT運算，該拉低邏輯路徑接受該第一訊號為其輸入並產生一第一輸出，其中該第一輸出位於該第一電壓範圍之內；一拉高邏輯路徑，用以執行一邏輯NOT運算，該拉高邏輯路徑接受該第二訊號為其輸入並產生一第二輸出，其中該第二輸出位於該第二電壓範圍之內；以及一輸出級，用以接受該第一輸出及該第二輸出，藉以產生該換流器之 該輸出，其為該輸入之邏輯NOT，該輸出之操作電壓包括該第一電壓範圍及該第二電壓範圍。
3. 如申請專利範圍第1項所述之具有製程、電壓及溫度(PVT)補償之輸出入緩衝器，其中至少一該二倍供應電壓邏輯閘為一NOR閘，且包含：至少二電壓轉換器分別用以將至少二輸入訊號轉換為至少二對應第一訊號及至少二第二訊號，其中，該至少二第一訊號係位於一第一電壓範圍之內，且該至少二第二訊號係位於一第二電壓範圍之內，而該第二電壓範圍，具有一高於該第一電壓範圍之電壓；一拉低邏輯路徑，用以執行一邏輯NOR運算，該拉低邏輯路徑接受該至少二第一訊號為其輸入，並產生一第一輸出，其中該第一輸出位於該第一電壓範圍之內；一拉高邏輯路徑，用以執行一邏輯性NOR運算，該拉高邏輯路徑接受該至少二第二訊號為其輸入，並產生一第二輸出，其中該第二輸出位於該第二電壓範圍之內；以及一輸出級，用以接受該第一輸出及該第二輸出，藉以產生該NOR閘之該輸出，其為該輸入之邏輯NOR，該輸出之操作電壓包括該第一電壓範圍及該第二電壓範圍。
4. 如申請專利範圍第1項所述之具有製程、電壓及溫度(PVT)補償之輸出入緩衝器，其中至少一該二倍供應電壓邏輯閘為一NAND閘且包含：至少二電壓轉換器分別用以將至少二輸入訊號轉換為至少二對應第一訊號及至少二第二訊號，其中該至少二第一訊號係位於一第一電壓範圍之內，且該至少二第二訊號係位於一第二電壓範圍之內，而該第二 電壓範圍具有一高於該第一電壓範圍之電壓；一拉低邏輯路徑，用以執行一邏輯NAND運算，該拉低邏輯路徑接受該至少二第一訊號為其輸入，並產生一第一輸出，其中該第一輸出位於該第一電壓範圍之內；一拉高邏輯路徑，用以執行一邏輯性NAND運算，該拉高邏輯路徑接受該至少二第二訊號為其輸入，並產生一第二輸出，其中該第二輸出位於該第二電壓範圍之內；以及一輸出級，用以接受該第一輸出及該第二輸出，藉以產生該NAND閘之該輸出，其為該輸入之邏輯NAND，該輸出之操作電壓包括該第一電壓範圍及該第二電壓範圍。