TWI603584B - 具製程及電壓補償之輸出緩衝器 - Google Patents

Description

具製程及電壓補償之輸出緩衝器

本發明是關於一種輸出緩衝器，特別是關於一種具製程及電壓補償之輸出緩衝器。

一般輸出緩衝器設置於兩個電路之間，作為兩個電路之間的隔離或分離元件，特別是半導體科技經過了多年來的發展，先進製程已實現了低功率且高速的數位系統，而當不同製程之積體電路整合於單一印刷電路板上時，由於其操作電壓可能有所差異，更是需要輸出緩衝器連接不同製程之積體電路，使積體電路間能相互溝通。

而為了得到良好的傳輸品質，輸出緩衝器會以不同的方式調整迴轉率(Slew rate)，例如PLL(Phase-locked loop)、DLL(Digital delay-locked loop)或SLL(Speed-locked loop)，又或者，如台灣專利申請第103135429號專利「具製程、電壓、溫度及漏電流補償之輸出緩衝器及其漏電流補償電路」，是以堆疊式電晶體架構接收前端偵測器所測得之PVT(Process, Voltage, Temperature)偵測訊號，決定開啟的補償電流路徑數量進行補償，進而達到調整迴轉率的目的。但由於前案中PVT的飄移均使用相同的電流補償路徑，容易導致補償電流過多或過少，並無法達到原先規格之要求，且產生了更多的功率消耗。此外，經實驗發現，溫度飄移對於迴轉率的影響小於0.1%，因此，針對溫度飄移所進行之補償對於整體迴轉率的改善並不顯著。

本發明的主要目的在於透過N型製程偵測器、P型製程偵測器及電壓偵測器分得測得製程角落及電壓之飄移，且在輸出級中分別透過各自所屬的補償路徑進行補償，而能更加精細地調整迴轉率，而可避免過多或過少的電流補償。

本發明的一種具製程及電壓補償之輸出緩衝器包含一N型製程偵測器、一P型製程偵測器、一電壓偵測器、一數位邏輯電路及一輸出緩衝器，該N型製程偵測器用以偵測N型電晶體的製程角落，該N型製程偵測器輸出一第一N型製程訊號及一第二N型製程訊號，該P型製程偵測器用以偵測P型電晶體的製程角落，該P型製程偵測器輸出一第一P型製程訊號及一第二P型製程訊號，該電壓偵測器用以偵測電壓之飄移，該電壓偵測器輸出一第一電壓偵測訊號及一第二電壓偵測訊號，該數位邏輯電路電性連接該N型製程偵測器、該P型製程偵測器及該電壓偵測器，該數位邏輯電路用以將該第一N型製程訊號、該第二N型製程訊號、該第一P型製程訊號、該第二P型製程訊號、該第一電壓偵測訊號及該第二電壓偵測訊號編碼為一P型數位訊號、一N型數位訊號及一電壓數位訊號，該輸出緩衝器具有一前置驅動器、一電壓準位轉換器、一VDDIO偵測器及一輸出級，該前置驅動器接收該P型數位訊號、該N型數位訊號及該電壓數位訊號，且該前置驅動器輸出複數個P型補償訊號及複數個N型補償訊號，該電壓準位轉換器接收該些P型補償訊號並根據該VDDIO偵測器輸出之一VDDIO偵測訊號調整該些P型補償訊號的電壓準位，該輸出級具有一P型補償電路及一N型補償電路，該P型補償電路由該電壓準位轉換器接收該些P型補償訊號以對一P型輸出電晶體進行補償，該N型補償電路由該前置驅動器接收該些N型補償訊號以對一N型輸出電晶體進行補償。

本發明藉由該N型製程偵測器、該P型製程偵測器及電壓偵測器分別測得N型電晶體的製程角落、P型電晶體的製程角落及系統之電壓飄移，而能在該輸出緩衝器中進行精細的電流補償，以使該輸出緩衝器的迴轉率在任何製程角落及電壓飄移中都能維持於規格之內。

請參閱第1圖，為本發明之一實施例，一種具製程及電壓補償之輸出緩衝器100之功能方塊圖，該製程及電壓補償之輸出緩衝器100包含一N型製程偵測器110、一P型製程偵測器120、一電壓偵測器130、一數位邏輯電路140、一輸出緩衝器150及複數個能隙電路160(Bandgap circuit)，其中該N型製程偵測器110接收一時脈訊號CLK，並分別由兩個能隙電路160接收一第一參考訊號V _band1及一第二參考訊號V _band2，該N型製程偵測器110用以偵測電路中N型電晶體的製程角落(Process corner)，並輸出一第一N型製程訊號V _NF及一第二N型製程訊號V _NS，以表示電路中N型電晶體是位在快、慢或一般的製程角落(Fast, Slow, Typical)，該P型製程偵測器120接收該時脈訊號CLK分別由兩個能隙電路160接收該第一參考訊號V _band1及該第二參考訊號V _band2，該P型製程偵測器120用以偵測電路中P型電晶體的製程角落，並輸出一第一P型製程訊號V _PF及一第二P型製程訊號V _PS，以表示電路中P型電晶體是位在快、慢或一般的製程角落，該電壓偵測器130由一能隙電路160接收一第三參考訊號V _band3，該電壓偵測器130用以偵測電路中的電壓飄移，並輸出一第一電壓偵測訊號V _H及一第二電壓偵測訊號V _L，以表示電路中的電壓過高、過低或正常。

該數位邏輯電路140電性連接該N型製程偵測器110、該P型製程偵測器120及該電壓偵測器130，該數位邏輯電路140用以將該第一N型製程訊號V _NF、該第二N型製程訊號V _NS、該第一P型製程訊號V _PF、該第二P型製程訊號V _PS、該第一電壓偵測訊號V _H及該第二電壓偵測訊號V _L編碼為一P型數位訊號Pcode、一N型數位訊號Ncode及一電壓數位訊號Vcode，該輸出緩衝器150接收該P型數位訊號Pcode、該N型數位訊號Ncode及該電壓數位訊號Vcode，並依據該些數位訊號進行補償，以輸出一不受製程、電壓飄移影響之輸出訊號VPAD。

請參閱第2圖，為該N型製程偵測器110的電路圖，在本實施例中，該N型製程偵測器110具有一NMOS偵測電路111、一第一比較器112、一第二比較器113、兩個反向器114、115及兩個正反器116、117。該NMOS偵測電路111具有一第一N型電晶體111a、一第二N型電晶體111b、一第一充電電容111c及一反向器111d，該第一N型電晶體111a之一汲極端接收一電源電壓VDD，該第一N型電晶體111a之一閘極端連接該反向器111d，以由該反向器111d接收反向之該時脈訊號CLK，該第一N型電晶體111a之一源極端連接一第一節點N1，該第二N型電晶體111b之一汲極端連接該第一節點N1，該第二N型電晶體111b之一閘極端接收該時脈訊號CLK，該第二N型電晶體111b之一源極端接地，該第一充電電容111c之一端連接該第一節點N1，該第一充電電容111c之另一端接地，該第一比較器112之一負極端接收該第一參考訊號V _band1，該第一比較器112之一正極端連接該第一節點N1，以對該第一節點N1之電壓V _N1及該第一參考訊號V _band1進行比較，該第一比較器112輸出一第一比較訊號com1，該第二比較器113之一正極端連接該第一節點N1，該第二比較器113之一負極端接收該第二參考訊號V _band2，以對該第一節點N1之電壓V _N1及該第二參考訊號V _band2進行比較，該第二比較器113輸出一第二比較訊號com2，該些反向器114、115分別接收該第一比較訊號com1及該第二比較訊號com2，並將其反向後傳送至該些正反器116、117，該些正反器116、117分別接收該時脈訊號CLK，於該時脈訊號CLK的正緣觸發(電位由低轉高)儲存反向之該第一比較訊號com1及該第二比較訊號com2的電位，並分別輸出該第一N型製程訊號V _NF及該第二N型製程訊號V _NS。

請參閱第3圖，為該N型製程偵測器110位在各角落，該些訊號的時序圖，亦請參閱第2圖，當該時脈訊號CLK之電位由高降至低時導通該第一N型電晶體111a，該電源電壓VDD透過該第一N型電晶體111a對該第一充電電容111c進行充電，使該第一節點N1之電壓V _N1上升，其中，製程角落位在「快」時，該第一節點N1之電壓V _N1上升速度較快，相對地，製程角落位在「慢」時，該第一節點N1之電壓V _N1上升速度較慢，製程角落位在「一般」時，該第一節點N1之電壓V _N1上升速度介於製程角落位在「快」及「慢」之間，且由於該能隙電路160輸出之該第一參考訊號V _band1及該第二參考訊號V _band2不受製程飄移的影響，且該第一參考訊號V _band1之電位高於該第二參考訊號V _band2之電位，因此，該N型製程偵測器110可藉此特性偵測N型電晶體的製程角落。

請再參閱第3圖，當N型電晶體製程角落位在「快」時，由於其充電速度較快，在該時脈訊號CLK為低電位的半個週期中，該第一節點N1之電壓V _N1的電位會被充電至高於該第一參考訊號V _band1該第二參考訊號V _band2之電位，使該第一比較訊號com1及該第二比較訊號com2均上升至高電位，且在該時脈訊號CLK之電位由低轉高時，該正反器116、1117截取反向之該第一比較訊號com1及該第二比較訊號com2的電位，因此，該第一N型製程訊號V _NF及該第二N型製程訊號V _NS均為低電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第一節點N1之電壓V _N1由該第二N型電晶體111b放電至0。當N型電晶體製程角落位在「一般」時，由於其充電速度一般，在該時脈訊號CLK為低電位的半個週期中，該第一節點N1之電壓V _N1的電位會被充電至高於該第二參考訊號V _band2之電位，但低於該第一參考訊號V _band1之電位，使該第一比較訊號com1為低電位，而該第二比較訊號com2上升至高電位，且在該時脈訊號CLK之電位由低轉高時，該正反器116、117截取該第一比較訊號com1及該第二比較訊號com2的電位，因此，該第一N型製程訊號V _NF為高電位，該第二N型製程訊號V _NS為低電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第一節點N1之電壓V _N1由該第二N型電晶體111b放電至0。當N型電晶體製程角落位在「慢」時，由於其充電速度較慢，在該時脈訊號CLK為低電位的半個週期中，該第一節點N1之電壓V _N1的電位會低於該第一參考訊號V _band1及該第二參考訊號V _band2之電位，使該第一比較訊號com1及該第二比較訊號com2均為低電位，且在該時脈訊號CLK之電位由低轉高時，該正反器124、125截取該第一比較訊號com1及該第二比較訊號com2的電位，因此，該第一N型製程訊號V _NF及該第二N型製程訊號V _NS均為高電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第一節點N1之電壓V _N1由該第二N型電晶體111b放電至0。

請參閱第4圖，為該P型偵測器120的電路圖，在本實施例中，該P型製程偵測器120具有一PMOS偵測電路121、一第三比較器122、一第四比較器123，及兩個正反器124、125，該PMOS偵測電路121具有一第一P型電晶體121a、一第三N型電晶體121b及一第二充電電容121c，該第一P型電晶體121a之一源極端接收該電源電壓VDD，該第一P型電晶體121a之閘極端接收該時脈訊號CLK，該第一P型電晶體121a之一汲極端連接一第二節點N2，該第三N型電晶體121b之一閘極端接收該時脈訊號CLK，該第三N型電晶體121b之一汲極端連接該第二節點N2，該第三N型電晶體121b之一源極端接地，該第二充電電容121c之一端連接該第二節點N2，該第二充電電容121c之另一端接地，該第三比較器122之一正負極端接收該第一參考訊號V _band1，該第三比較器122之一負極端連接該第二節點N2，以對該第二節點N2之電壓及該第一參考訊號V _band1進行比較，該第三比較器122輸出一第三比較訊號com3，該第四比較器123之一負極端連接該第二節點N2，該第四比較器123之一正極端接收該第二參考訊號V _band2，以對該第二節點N2之電壓及該第二參考訊號V _band2進行比較，該第四比較器123輸出一第四比較訊號com4，該第三比較訊號com3及該第四比較訊號com4分別傳送至該些正反器124、125，該些正反器124、125分別接收該時脈訊號CLK，於該時脈訊號CLK的正緣觸發(電位由高轉低)儲存接收之該第三比較訊號com3及該第四比較訊號com4的電位，並分別輸出該第一P型製程訊號V _PF及該第二P型製程訊號V _PS。

請參閱第5圖，為該P型製程偵測器120位在各角落，該些訊號的時序圖，亦請參閱第4圖，當該時脈訊號CLK之電位由高電位降至低電位時導通該第一P型電晶體121a，該電源電壓VDD經由該第一P型電晶體121a對該第二充電電容121c進行充電，使該第二節點N2之電壓V _N2上升，而由於製程角落位在「快」時，該第二節點N2之電壓V _N2上升速度較快，而相對地，製程角落位在「慢」時，該第二節點N2之電壓V _N2上升速度較慢，而製程角落位在「一般」時，該第二節點N2之電壓V _N2上升速度介於製程角落位在「快」及「慢」之間，且由於能隙電路160輸出之該第一參考訊號V _band1及該第二參考訊號V _band2較不受製程飄移的影響，且該第一參考訊號V _band1之電位高於該第二參考訊號V _band2之電位，因此，該P型製程偵測器120可藉此特性偵測N型電晶體的製程角落。

請再參閱第5圖，當P型電晶體製程角落位在「快」時，由於其充電速度較快，在該時脈訊號CLK為低電位的半個週期中，該第二節點N2之電壓V _N2的電位會被充電至高於該第一參考訊號V _band1該第二參考訊號V _band2之電位，使該第三比較訊號com3及該第四比較訊號com4均下降至低電位，且在該時脈訊號CLK之電位由低轉高時，該正反器124、125截取該第三比較訊號com3及該第四比較訊號com4的電位，因此，該第一P型製程訊號V _PF及該第二P型製程訊號V _PS均為低電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第二節點N2之電壓V _N2由該第三N型電晶體121b放電至0。當P型電晶體製程角落位在「一般」時，由於其充電速度一般，在該時脈訊號CLK為低電位的半個週期中，該第二節點N2之電壓V _N2的電位會被充電至高於該第二參考訊號V _band2之電位，但低於該第一參考訊號V _band1之電位，使該第三比較訊號com3為高電位，而該第四比較訊號com4下降至低電位，且在該時脈訊號CLK之電位由低轉高時，該正反器124、125截取該第三比較訊號com3及該第四比較訊號com4的電位，因此，該第一P型製程訊號V _PF為高電位，該第二P型製程訊號V _PS為低電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第二節點N2之電壓V _N2由該第三N型電晶體121b放電至0。當P型電晶體製程角落位在「慢」時，由於其充電速度較慢，在該時脈訊號CLK為低電位的半個週期中，該第二節點N2之電壓V _N2的電位會低於該第一參考訊號V _band1該第二參考訊號V _band2之電位，使該第三比較訊號com3及該第四比較訊號com4均為高電位，且在該時脈訊號CLK之電位由低轉高時，該正反器124、125截取該第三比較訊號com3及該第四比較訊號com4的電位，因此，該第一P型製程訊號V _PF及該第二P型製程訊號V _PS均為高電位，最後，在該時脈訊號CLK為高電位的半個週期中，該第二節點N2之電壓V _N2由該第三N型電晶體121b放電至0。

請參閱第6圖，為該電壓偵測器130的電路圖，在本實施例中，該電壓偵測器130具有一分壓電路131、一第五比較器132及一第六比較器133，其中，該分壓電路131以9顆二極體連接(diode-connected)的PMOS電晶體構成，該分壓電路131用以對該電源電壓VDD進行分壓，該分壓電路131具有一第一分壓節點node1及一第二分壓節點node2，該第一分壓節點node1輸出一第一分壓V _d1，該第二分壓節點node2輸出一第二分壓V _d2，其中，以連接該電源電壓VDD的PMOS電晶體為第一個PMOS電晶體起算，該第一分壓節點node1位於第3個PMOS電晶體及第四個PMOS電晶體之間，該第二分壓節點node2位於第4個PMOS電晶體及第四個PMOS電晶體之間，因此，該第一分壓V _d1的電位高於該第二分壓V _d2的電位，該第五比較器132之一正極端接收該該第一分壓V _d1，該第五比較器132之一負極端接收該第三參考訊號V _band3，以對該第一分壓V _d1及該第三參考訊號V _band3進行比較，該第五比較器132輸出一第五比較訊號com5，該第六比較器133之一正極端接收該第二分壓V _d2，該第六比較器133之一負極端接收該第三參考訊號V _band3，以對該第二分壓V _d2及該第三參考訊號V _band3進行比較，該第六比較器133輸出一第六比較訊號com6，其中，由於該能隙電路160輸出之該第三參考訊號V _band3不受電壓飄移的影響，因此，能藉此偵測該電源電壓VDD是否產生飄移。

請參閱第6圖，當該第一分壓節點node1之該第一分壓V _d1及該第二分壓節點node2之該第二分壓V _d2的電位均高於該第三參考訊號V _band3的電位，也就是該第五比較訊號com5及該第六比較訊號com6均為高電位時，可判定系統之該電源電壓VDD過高，該電壓偵測器130輸出之該第一電壓偵測訊號V _H及該第二電壓偵測訊號V _L均為高電位。當該第三參考訊號V _band3的電位介於該第一分壓V _d1及該第二分壓V _d2之間，也就是該第五比較訊號com5為高電位，該第六比較訊號com6為低電位時，可判定系統之該電源電壓VDD正常，該電壓偵測器130輸出之該第一電壓偵測訊號V _H為高電位，該第二電壓偵測訊號V _L為低電位。當該第一分壓節點node1之該第一分壓V _d1及該第二分壓節點node2之該第二分壓V _d2的電位均低於該第三參考訊號V _band3的電位，也就是該第五比較訊號com5及該第六比較訊號com6均為低電位時，可判定系統之該電源電壓VDD過低，該電壓偵測器130輸出之該第一電壓偵測訊號V _H及該第二電壓偵測訊號V _L均為低電位。

請參閱第7圖，為該數位邏輯電路140之真值表，其中，由上述之該N型製程偵測器110、該P型製程偵測器120及該電壓偵測電路130可知：當該第一P型製程訊號V _PF及該第二P型製程訊號V _PS均為低電位時，代表P型電晶體的製程角落位於「快」，此時該P型數位訊號Pcode[3:1]為(0, 0, VDD)，當該第一P型製程訊號V _PF為高電位且該第二P型製程訊號V _PS為低電位時，代表P型電晶體的製程角落位於「一般」，此時該P型數位訊號Pcode[3:1]為(0, VDD, VDD)，當該第一P型製程訊號V _PF及該第二P型製程訊號V _PS均為高電位時，代表P型電晶體的製程角落位於「慢」，此時該P型數位訊號Pcode[3:1]為(VDD, VDD, VDD)。而當該第一N型製程訊號V _NF及該第二N型製程訊號V _NS均為低電位時，代表N型電晶體的製程角落位於「快」，此時該N型數位訊號Ncode[3:1]為(0, 0, VDD)，當該第一N型製程訊號V _NF為高電位且該第二N型製程訊號V _NS為低電位時，代表N型電晶體的製程角落位於「一般」，此時該N型數位訊號Ncode[3:1]為(0, VDD, VDD)，當該第一N型製程訊號V _NF及該第二N型製程訊號V _NS均為高電位時，代表N型電晶體的製程角落位於「慢」，此時該N型數位訊號Ncode[3:1]為(VDD, VDD, VDD)。而當該第一電壓偵測訊號V _H及該第二電壓偵測訊號V _L均為低電位時，代表該電源電壓VDD過低，此時該電壓數位訊號Vcode[3:1]為(0, 0, VDD)，當該第一電壓偵測訊號V _H為高電位且該第二電壓偵測訊號V _L為低電位時，代表該電源電壓VDD正常，此時電壓數位訊號Vcode[3:1]為(0, VDD, VDD)，當該第一電壓偵測訊號V _H及該第二電壓偵測訊號V _L均為高電位時，代表該電源電壓VDD過高，此時該電壓數位訊號Vcode[3:1]為(VDD, VDD, VDD)。

請參閱第8圖，該輸出緩衝器150具有一前置驅動器151、一電壓準位轉換器152、一VDDIO偵測器153及一輸出級154，該前置驅動器151接收一輸入訊號DOUT、該P型數位訊號Pcode[3:1]、該N型數位訊號Ncode[3:1]及該電壓數位訊號Vcode[3:1]，且該前置驅動器151輸出複數個P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2及複數個N型補償訊號V _Np1、V _Np2、V _Np3、V _Nv1、V _Nv2、V _Nv3，以直接或間接地控制該輸出級154的補償。該電壓準位轉換器152接收該些P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2及該VDDIO偵測器153輸出之一VDDIO偵測訊號V _sen，並根據該VDDIO偵測器153輸出之該VDDIO偵測訊號V _sen調整該些P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2的電壓準位，該電壓準位轉換器152輸出複數個調整之P型補償訊號V _Pp1、V _Pp2、V _Pp3、V _Pv1、V _Pv2、V _Pv3。該輸出級154具有一P型補償電路155及一N型補償電路156，該P型補償電路155由該電壓準位轉換器152接收該些調整之P型補償訊號V _Pp1、V _Pp2、V _Pp3、V _Pv1、V _Pv2、V _Pv3以決定其開啟之補償電晶體的數量而對一P型輸出電晶體157進行補償，該N型補償電路156由該前置驅動器151接收該些N型補償訊號V _Np1、V _Np2、V _Np3、V _Nv1、V _Nv2、V _Nv3以決定其開啟之補償電晶體的數量而對一N型輸出電晶體158進行補償。

請參閱第9圖，為該前置驅動器151的電路圖，在本實施例中，該前置驅動器151是由複數個邏輯閘組成，該些邏輯閘根據該輸入訊號DOUT、該P型數位訊號Pcode[3:1]、該N型數位訊號Ncode[3:1]及該電壓數位訊號Vcode[3:1]決定其輸出之複數個P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2及複數個N型補償訊號V _Np1、V _Np2、V _Np3、V _Nv1、V _Nv2、V _Nv3的電位高低，請參閱第10圖，為該前置驅動器151之真值表。

請參閱第11圖，為該電壓準位轉換器152的電路圖，其具有6組獨立之轉換單元，各個轉換單元分別接收各該P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2及該VDDIO偵測訊號V _sen，並分別輸出該些調整之P型補償訊號V _Pp1、V _Pp2、V _Pp3、V _Pv1、V _Pv2、V _Pv3，各個轉換單元是根據該VDDIO偵測訊號V _sen的電位進行調整，其中，當該VDDIO偵測訊號V _sen為高電位時，各個轉換單元將該些P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2提高至一傳輸電壓VDDIO的準位，反之，當該VDDIO偵測訊號V _sen為低電位時，各個轉換單元將該些P型補償訊號V _pa1、V _pb1、V _pc1、V _pa2、V _pb2、V _pc2維持於原本準位。

請參閱第12圖，為該VDDIO偵測器153的電路圖，在本實施例中，該VDDIO偵測器153具有一第一PMOS電晶體153a、一第一分壓電路153b、一第一NMOS電晶體153c、一第二分壓電路153d、一第二PMOS電晶體153e、一CMOS反向電路153f、一第二NMOS電晶體153g及一反向器串153h，該第一PMOS電晶體153a之一閘極端接收該電源電壓VDD，該第一PMOS電晶體153a之一源極端接收該傳輸電壓VDDIO，該第一PMOS電晶體153a之一汲極端連接該第一分壓電路153b，該第一分壓電路153b輸出一第一分壓V1，該第一NMOS電晶體153c之一汲極端連接該第一分壓電路153b，該第一NMOS電晶體153c之一閘極端接收該電源電壓VDD，該第一NMOS電晶體153c之一源極端連接該第二分壓電路153d，該第二分壓電路153d輸出一第二分壓V2，該第二PMOS電晶體153e之一源極端接收該電源電壓VDD，該第二PMOS電晶體153e之一汲極端連接該CMOS反向電路153f，該CMOS反向電路153f接收該第二分壓V2，且該CMOS反向電路153f輸出一偵測電壓Va，該第二NMOS電晶體153g之一汲極端接收該第二分壓V2，該第二NMOS電晶體153g之一閘極端接收該偵測電壓Va，該第二NMOS電晶體153g之一源極端接地，該反向器串153h接收該偵測電壓Va，且該反向器串153h輸出該VDDIO偵測訊號V _sen。

請參閱第12圖，該VDDIO偵測器153的電路作動如下：當該外部電壓VDDIO之電位與該電源電壓VDD之電位相同時，該第一PMOS電晶體153a截止，使得該第一分壓V1及該第二分壓V2為低電位而導通該第二PMOS電晶體153e及該CMOS反向電路153f之PMOS電晶體，使該CMOS反向電路153f輸出之該偵測電壓Va上升至高電位，此時，該第二NMOS電晶體153g導通而使該第二分壓V2降至為0，而該偵測電壓Va經由具有三個逐漸放大的反向器之該反向器串153h反向為低電位，使該VDDIO偵測器153輸出之該VDDIO偵測訊號V _sen為低電位。當該外部電壓VDDIO之電位為該電源電壓VDD之電位的2倍時，該第一PMOS電晶體153a導通，使得該第一分壓V1及該第二分壓V2為高電位而使該第二PMOS電晶體153e截止，使該CMOS反向電路153f之NMOS電晶體導通，因此，該CMOS反向電路153f輸出之該偵測電壓Va下降至低電位，而該偵測電壓Va經由具有三個逐漸放大的反向器之該反向器串153h反向為高電位，使該VDDIO偵測器153輸出之該VDDIO偵測訊號V _sen為高電位。藉此測得該傳輸電壓VDDIO是否高於該電源電壓VDD。

請再參閱第8圖，該N型補償電路156具有一N型製程補償單元156a及一N型電壓補償單元156b，N型製程補償單元156a具有一第一N型製程補償電晶體Np1、一第二N型製程補償電晶體Np2及一第三N型製程補償電晶體Np3，該N型電壓補償單元156b具有一第一N型電壓補償電晶體Nv1、一第二N型電壓補償電晶體Nv2及一第三N型電壓補償電晶體Nv3，其中，該第一N型製程補償電晶體Np1受該第一N型製程補償訊號V _Np1控制，該第二N型製程補償電晶體Np2受該第二N型製程補償訊號V _Np2控制，該第三N型製程補償電晶體Np3受該第三N型製程補償訊號V _Np3控制，第一N型電壓補償電晶體Nv1受該第一N型電壓補償訊號V _Nv1控制，第二N型電壓補償電晶體Nv2受該第二N型電壓補償訊號V _Nv2控制，第三N型電壓補償電晶體Nv3受該第三N型電壓補償訊號V _Nv3控制，以分別開啟或關閉各個N型補償電晶體對該N型輸出電晶體158的補償。

相同地，該P型補償電路155具有一P型製程補償單元155a及一P型電壓補償單元155b，該P型製程補償單元155a具有一第一P型製程補償電晶體Pp1、一第二P型製程補償電晶體Pp2及一第三P型製程補償電晶體Pp3，該P型電壓補償單元155b具有一第一P型電壓補償電晶體Pv1、一第二P型電壓補償電晶體Pv2及一第三P型電壓補償電晶體Pv3，其中，第一P型製程補償電晶體Pp1受該第一P型製程補償訊號V _Pp1控制，第二P型製程補償電晶體Pp2受該第二P型製程補償訊號V _Pp2控制，第三P型製程補償電晶體Pp3受該第三P型製程補償訊號V _Pp3控制，該第一P型電壓補償電晶體Pv1受該第一P型電壓補償訊號V _Pv1控制，該第二P型電壓補償電晶體Pv2受該第二P型電壓補償訊號V _Pv2控制，該第三P型電壓補償電晶體Pv3受該第三P型電壓補償訊號V _Pv3控制，以分別開啟或關閉各個P型補償電晶體對該P型輸出電晶體157的補償。

請參閱第8、9、10及11圖，當該輸入訊號DOUT為低電位時，該第一P型製程補償訊號V _Pp1、該第二P型製程補償訊號V _Pp2、該第三P型製程補償訊號V _Pp3、該第一P型電壓補償訊號V _Pv1、該第二P型電壓補償訊號V _Pv2及該第三P型電壓補償訊號V _Pv3皆為高電位，以關閉該P型補償電路155及該P型輸出電晶體157。而N型補償電路156則視其製程及電壓的飄移決定要開啟之補償電晶體的數量，當N型電晶體的製程角落越慢時，所開啟之N型製程補償電晶體越多，當該電源電壓VDD越高時，所開啟之N型電壓補償電晶體越多，以藉由增加驅動電流路徑的方式調整迴轉率，由於製程與電壓是分別透過3條電流路徑進行補償，因此，在N型電晶體的製程角落處於「快」、「一般」及「慢」時可分別開啟1條、2條及3條電流路徑，在電壓飄移處於「過低」、「正常」及「過高」時可分別開啟1條、2條及3條電流路徑，而以更加精細的方式提供電流補償。

相對地，當該輸入訊號DOUT為高電位時，該第一N型製程補償訊號V _Np1、該第二N型製程補償訊號V _Np2、該第三N型製程補償訊號V _Np3、該第一N型電壓補償訊號V _Nv1、該第二N型電壓補償訊號V _Nv2及該第三N型電壓補償訊號V _Nv3皆為低電位，以關閉該N型補償電路156及該N型輸出電晶體158。而P型補償電路155則視其製程及電壓的飄移決定要開啟之補償電晶體的數量，當P型電晶體的製程角落越慢時，所開啟之P型製程補償電晶體越多，當該電源電壓VDD越高時，所開啟之P型電壓補償電晶體越多，以藉由增加驅動電流路徑的方式，調整輸迴轉率。由於製程與電壓是分別透過3條電流路徑進行補償，因此，在P型電晶體的製程角落處於「快」、「一般」及「慢」時分別開啟1條、2條及3條電流路徑，在電壓飄移處於「過低」、「正常」及「過高」時分別開啟1條、2條及3條電流路徑，而能以更加精細的方式提供電流補償。

本發明藉由該N型製程偵測器110、該P型製程偵測器120及電壓偵測器130分別測得N型電晶體的製程角落、P型電晶體的製程角落及電壓飄移，而能在該輸出緩衝器150中進行精細的電流補償，以使該輸出緩衝器150的迴轉率在任何製程角落及電壓飄移中都能維持於規格之內。

本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。

100‧‧‧具製程及電壓補償之輸出緩衝器

110‧‧‧N型製程偵測器

111‧‧‧NMOS偵測電路

111a‧‧‧第一N型電晶體

111b‧‧‧第二N型電晶體

111c‧‧‧第一充電電容

111d‧‧‧反向器

112‧‧‧第一比較器

113‧‧‧第二比較器

114、115‧‧‧反向器

116、117‧‧‧正反器

120‧‧‧P型製程偵測器

121‧‧‧PMOS偵測電路

122‧‧‧第三比較器

123‧‧‧第四比較器

124、125‧‧‧正反器

121a‧‧‧第一P型電晶體

121b‧‧‧第三N型電晶體

121c‧‧‧第二充電電容

130‧‧‧電壓偵測器

131‧‧‧分壓電路

132‧‧‧第五比較器

133‧‧‧第六比較器

140‧‧‧數位邏輯電路

150‧‧‧輸出緩衝器

151‧‧‧前置驅動器

152‧‧‧電壓準位轉換器

153‧‧‧VDDIO偵測器

153a‧‧‧第一PMOS電晶體

153b‧‧‧第一分壓電路

153c‧‧‧第一NMOS電晶體

153d‧‧‧第二分壓電路

153e‧‧‧第二PMOS電晶體

153f‧‧‧CMOS反向電路

153g‧‧‧第二NMOS電晶體

153h‧‧‧反向器串

154‧‧‧輸出級

155‧‧‧P型補償電路

155a‧‧‧P型製程補償單元

155b‧‧‧P型電壓補償單元

156‧‧‧N型補償電路

156a‧‧‧N型製程補償單元

156b‧‧‧N型電壓補償單元

157‧‧‧P型輸出電晶體

158‧‧‧N型輸出電晶體

160‧‧‧能隙電路

V_NF‧‧‧第一N型製程訊號

V_NS‧‧‧第二N型製程訊號

V_PF‧‧‧第一P型製程訊號

V_PS‧‧‧第二P型製程訊號

V_H‧‧‧第一電壓偵測訊號

V_L‧‧‧第二電壓偵測訊號

Pcode‧‧‧P型數位訊號

Ncode‧‧‧N型數位訊號

Vcode‧‧‧電壓數位訊號

V_sen‧‧‧VDDIO偵測訊號

CLK‧‧‧時脈訊號

N1‧‧‧第一節點

N2‧‧‧第二節點

VDDIO‧‧‧傳輸電壓

VDD‧‧‧電源電壓

Pp1‧‧‧第一P型製程補償電晶體

Pp2‧‧‧第二P型製程補償電晶體

Pp3‧‧‧第三P型製程補償電晶體

Pv1‧‧‧第一P型電壓補償電晶體

Pv2‧‧‧第二P型電壓補償電晶體

Pv3‧‧‧第三P型電壓補償電晶體

Np1‧‧‧第一N型製程補償電晶體

Np2‧‧‧第二N型製程補償電晶體

Np3‧‧‧第三N型製程補償電晶體

Nv1‧‧‧第一N型電壓補償電晶體

Nv2‧‧‧第二N型電壓補償電晶體

Nv3‧‧‧第三N型電壓補償電晶體

node1‧‧‧第一分壓節點

node2‧‧‧第二分壓節點

V_d1‧‧‧第一分壓

V_d2‧‧‧第二分壓

V_band1‧‧‧第一參考訊號

V_band2‧‧‧第二參考訊號

V_band3‧‧‧第三參考訊號

com1‧‧‧第一比較訊號

com2‧‧‧第二比較訊號

com3‧‧‧第三比較訊號

com4‧‧‧第四比較訊號

com5‧‧‧第五比較訊號

com6‧‧‧第六比較訊號

V1‧‧‧第一分壓

V2‧‧‧第二分壓

V_Pp1‧‧‧第一P型製程補償訊號

V_Pp2‧‧‧第二P型製程補償訊號

V_Pp3‧‧‧第三P型製程補償訊號

V_Pv1‧‧‧第一P型電壓補償訊號

V_Pv2‧‧‧第二P型電壓補償訊號

V_Pv3‧‧‧第三P型電壓補償訊號

V_Np1‧‧‧第一N型製程補償訊號

V_Np2‧‧‧第二N型製程補償訊號

V_Np3‧‧‧第三N型製程補償訊號

V_Nv1‧‧‧第一N型電壓補償訊號

V_Nv2‧‧‧第二N型電壓補償訊號

V_Nv3‧‧‧第三N型電壓補償訊號

DOUT‧‧‧輸入訊號

VPAD‧‧‧輸出訊號

V_N1‧‧‧第一節點之電壓

V_N2‧‧‧第二節點之電壓

V_pa1‧‧‧第一P型製程補償訊號

V_pb1‧‧‧第二P型製程補償訊號

V_pc1‧‧‧第三P型製程補償訊號

V_pa2‧‧‧第一P型電壓補償訊號

V_pb2‧‧‧第二P型電壓補償訊號

V_pc2‧‧‧第三P型電壓補償訊號

Va‧‧‧偵測訊號

第1圖：依據本發明之一實施例，一種具製程及電壓補償之輸出緩衝器的功能方塊圖。 第2圖：依據本發明之一實施例，一N型製程偵測器之電路圖。 第3圖：依據本發明之一實施例，該N型製程偵測器之時序圖。 第4圖：依據本發明之一實施例，一P型製程偵測器之電路圖。 第5圖：依據本發明之一實施例，該P型製程偵測器之時序圖。 第6圖：依據本發明之一實施例，一電壓偵測器之電路圖。 第7圖：依據本發明之一實施例，一數位邏輯電路之真值表。 第8圖：依據本發明之一實施例，一輸出緩衝器之電路圖。 第9圖：依據本發明之一實施例，一前置驅動器之電路圖。 第10圖：依據本發明之一實施例，一前置驅動器之真值表。 第11圖：依據本發明之一實施例，一電壓準位轉換器之電路圖。 第12圖：依據本發明之一實施例，一VDDIO偵測器之電路圖。

100‧‧‧具製程及電壓補償之輸出緩衝器

110‧‧‧N型製程偵測器

120‧‧‧P型製程偵測器

130‧‧‧電壓偵測器

140‧‧‧數位邏輯電路

150‧‧‧輸出緩衝器

160‧‧‧能隙電路

V_NF‧‧‧第一N型製程訊號

V_NS‧‧‧第二N型製程訊號

V_PF‧‧‧第一P型製程訊號

V_PS‧‧‧第二P型製程訊號

V_H‧‧‧第一電壓偵測訊號

V_L‧‧‧第二電壓偵測訊號

V_band1‧‧‧第一參考訊號

V_band2‧‧‧第二參考訊號

V_band3‧‧‧第三參考訊號

Pcode‧‧‧P型數位訊號

Ncode‧‧‧N型數位訊號

Vcode‧‧‧電壓數位訊號

VPAD‧‧‧輸出訊號

DOUT‧‧‧輸入訊號

Claims (12)

1. 一種具製程及電壓補償之輸出緩衝器，其包含：一N型製程偵測器，用以偵測N型電晶體的製程角落，該N型製程偵測器輸出一第一N型製程訊號及一第二N型製程訊號；一P型製程偵測器，用以偵測P型電晶體的製程角落，該P型製程偵測器輸出一第一P型製程訊號及一第二P型製程訊號；一電壓偵測器，用以偵測電壓之飄移，該電壓偵測器輸出一第一電壓偵測訊號及一第二電壓偵測訊號；一數位邏輯電路，電性連接該N型製程偵測器、該P型製程偵測器及該電壓偵測器，該數位邏輯電路用以將該第一N型製程訊號、該第二N型製程訊號、該第一P型製程訊號、該第二P型製程訊號、該第一電壓偵測訊號及該第二電壓偵測訊號編碼為一P型數位訊號、一N型數位訊號及一電壓數位訊號；以及一輸出緩衝器，具有一前置驅動器、一電壓準位轉換器、一VDDIO偵測器及一輸出級，該前置驅動器接收該P型數位訊號、該N型數位訊號及該電壓數位訊號，且該前置驅動器輸出複數個P型補償訊號及複數個N型補償訊號，該VDDIO偵測器用以偵測一傳輸電壓(VDDIO)之電位，該電壓準位轉換器接收該些P型補償訊號並根據該VDDIO偵測器輸出之一VDDIO偵測訊號調整該些P型補償訊號的電壓準位，該輸出級具有一P型補償電路及一N型補償電路，該P型補償電路由該電壓準位轉換器接收該些P型補償訊號以對一P型輸出電晶體進行補償，該N型補償電路由該前置驅動器接收該些N型補償訊號以對一N型輸出電晶體進行補償。
2. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其 中該N型補償電路具有一N型製程補償單元及一N型電壓補償單元，該些N型補償訊號包含複數個N型製程補償訊號及複數個N型電壓補償訊號，該些N型製程補償訊號用以開啟或關閉該N型製程補償單元之補償，該些N型電壓補償訊號用以開啟或關閉該N型電壓補償單元之補償。
3. 如申請專利範圍第2項所述之具製程及電壓補償之輸出緩衝器，其中該N型製程補償單元具有一第一N型製程補償電晶體、一第二N型製程補償電晶體及一第三N型製程補償電晶體，該些N型製程補償訊號具有一第一N型製程補償訊號、一第二N型製程補償訊號及一第三N型製程補償訊號，分別用以開啟或關閉該第一N型製程補償電晶體、該第二N型製程補償電晶體及該第三N型製程補償電晶體之補償。
4. 如申請專利範圍第2或3項所述之具製程及電壓補償之輸出緩衝器，其中該N型電壓補償單元具有一第一N型電壓補償電晶體、一第二N型電壓補償電晶體及一第三N型電壓補償電晶體，該些N型電壓補償訊號具有一第一N型電壓補償訊號、一第二N型電壓補償訊號及一第三N型電壓補償訊號，分別用以開啟或關閉該第一N型電壓補償電晶體、該第二N型電壓補償電晶體及該第三N型電壓補償電晶體之補償。
5. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其中該P型補償電路具有一P型製程補償單元及一P型電壓補償單元，該些P型補償訊號包含複數個P型製程補償訊號及複數個P型電壓補償訊號，該些P型製程補償訊號用以開啟或關閉該P型製程補償單元之補償，該些P型電壓補償訊號用以開啟或關閉該P型電壓補償單元之補償。
6. 如申請專利範圍第5項所述之具製程及電壓補償之輸出緩衝器，其 中該P型製程補償單元具有一第一P型製程補償電晶體、一第二P型製程補償電晶體及一第三P型製程補償電晶體，該些P型製程補償訊號具有一第一P型製程補償訊號、一第二P型製程補償訊號及一第三P型製程補償訊號，分別用以開啟或關閉該第一P型製程補償電晶體、該第二P型製程補償電晶體及該第三P型製程補償電晶體之補償。
7. 如申請專利範圍第5或6項所述之具製程及電壓補償之輸出緩衝器，其中該P型電壓補償單元具有一第一P型電壓補償電晶體、一第二P型電壓補償電晶體及一第三P型電壓補償電晶體，該些P型電壓補償訊號具有一第一P型電壓補償訊號、一第二P型電壓補償訊號及一第三P型電壓補償訊號，分別用以開啟或關閉該第一P型電壓補償電晶體、該第二P型電壓補償電晶體及該第三P型電壓補償電晶體之補償。
8. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其中該N型製程偵測器具有一NMOS偵測電路、一第一比較器及一第二比較器，該NMOS偵測電路具有一第一N型電晶體、一第二N型電晶體及一第一充電電容，該第一N型電晶體之一汲極端接收一電源電壓，該第一N型電晶體之一閘極端接收反向之一時脈訊號，該第一N型電晶體之一源極端連接一第一節點，該第二N型電晶體之一汲極端連接該該第一節點，該第二N型電晶體之一閘極端接收該時脈訊號，該第二N型電晶體之一源極端接地，該第一充電電容之一端連接該第一節點，該第一充電電容之另一端接地，該第一比較器之一負極端接收一第一參考訊號，該第一比較器之一正極端連接該第一節點，該第一比較器輸出一第一比較訊號，該第二比較器之一正極端連接該第一節點，該第二比較器之一負極端接收一第二參考訊號，該第二比較器輸出一第二比較訊號。
9. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其中該P型製程偵測器具有一PMOS偵測電路、一第三比較器及一第四比較器，該PMOS偵測電路具有一第一P型電晶體、一第三N型電晶體及一第二充電電容，該第一P型電晶體之一源極端接收一電源電壓，該第一P型電晶體之閘極端接收一時脈訊號，該第一P型電晶體之一汲極端連接一第二節點，該第三N型電晶體之一閘極端接收該時脈訊號，該第三N型電晶體之一汲極端連接該第二節點，該第三N型電晶體之一源極端接地，該第二充電電容之一端連接該第二節點，該第二充電電容之另一端接地，該第三比較器之正負極端接收一第一參考訊號，該第三比較器之一負極端連接該第二節點，該第三比較器輸出一第三比較訊號，該第四比較器之一負極端連接該第二節點，該第四比較器之一正極端接收一第二參考訊號，該第四比較器輸出一第四比較訊號。
10. 如申請專利範圍第8或9項所述之具製程及電壓補償之輸出緩衝器，其中該第一參考訊號之電位高於該第二參考訊號之電位。
11. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其中該電壓偵測器具有一分壓電路、一第五比較器及一第六比較器，該分壓電路用以對一電源電壓進行分壓，該分壓電路具有一第一分壓節點及一第二分壓節點，該第一分壓節點輸出一第一分壓，該第二分壓節點輸出一第二分壓，其中該第一分壓的電位高於該第二分壓的電位，該第五比較器之一正極端接收該該第一分壓，該第五比較器之一負極端接收一第三參考訊號，該第五比較器輸出一第五比較訊號，該第六比較器之一正極端接收該第二分壓，該第六比較器之一負極端接收該第三參考訊號，該第六比較器輸出一第六比較訊號。
12. 如申請專利範圍第1項所述之具製程及電壓補償之輸出緩衝器，其 中該輸出緩衝器之該VDDIO偵測器具有一第一PMOS電晶體、一第一分壓電路、一第一NMOS電晶體、一第二分壓電路、一第二PMOS電晶體、一CMOS反向電路、一第二NMOS電晶體及一反向器串，該第一PMOS電晶體之一閘極端接收一電源電壓，該第一PMOS電晶體之一源極端接收該傳輸電壓，該第一PMOS電晶體之一汲極端連接該第一分壓電路，該第一分壓電路輸出一第一分壓，該第一NMOS電晶體之一汲極端連接該第一分壓電路，該第一NMOS電晶體之一閘極端接收該電源電壓，該第一NMOS電晶體之一源極端連接該第二分壓電路，該第二分壓電路輸出一第二分壓，該第二PMOS電晶體之一源極端接收該電源電壓，該第二PMOS電晶體之一汲極端連接該CMOS反向電路，該CMOS反向電路接收該第二分壓，且該CMOS反向電路輸出一偵測電壓，該第二NMOS電晶體之一汲極端接收該第二分壓，該第二NMOS電晶體之一閘極端接收該偵測電壓，該第二NMOS電晶體之一源極端接地，該反向器串接收該偵測電壓，且該反向器串輸出該VDDIO偵測訊號。