WO2020185116A1 - Высоковольтный преобразователь уровня напряжения - Google Patents

Высоковольтный преобразователь уровня напряжения Download PDF

Info

Publication number
WO2020185116A1
WO2020185116A1 PCT/RU2019/050248 RU2019050248W WO2020185116A1 WO 2020185116 A1 WO2020185116 A1 WO 2020185116A1 RU 2019050248 W RU2019050248 W RU 2019050248W WO 2020185116 A1 WO2020185116 A1 WO 2020185116A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
transistors
source
transistor
drain
Prior art date
Application number
PCT/RU2019/050248
Other languages
English (en)
French (fr)
Inventor
Владимир Владимирович ШУБИН
Original Assignee
Владимир Владимирович ШУБИН
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Владимир Владимирович ШУБИН filed Critical Владимир Владимирович ШУБИН
Priority to US16/966,723 priority Critical patent/US11152941B2/en
Publication of WO2020185116A1 publication Critical patent/WO2020185116A1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021—Modifications of threshold
    • H03K19/0027—Modifications of threshold in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Definitions

  • the proposed invention relates to digital computing and can be used to match circuits with different voltage levels of power supplies and (or) internal signals.
  • CMOS shift circuit This device is designed to convert the voltage level of an input signal with a low amplitude into an output signal with a voltage level of high amplitude (for example, when coupling TTL and CMDP logic elements).
  • the disadvantage of the above scheme is its low performance.
  • the low speed of the circuit is caused by the delay in the appearance of low-level voltage at the gates of the P-type latch transistors, which form the feedback. This delay is caused by the discharge of the node capacitances of the drains and sources of N- and P-type transistors connected in series between the low-level voltage source VSS and the gates of the P-type latch transistors.
  • the objective of the present invention is to increase the speed of the Digital CMOS shift circuit.
  • the task is achieved by the fact that in the Digital CMOS shift circuit containing P-type field effect transistors from the first to the seventh and N-type from the eighth to fourteenth, the signal input IN, connected to the gates of the first, eighth and fourteenth transistors, a high voltage power output VCC connected to the source and substrate of the first transistor, a high voltage power supply VDD connected to the sources and substrates of the second and third transistors, a low voltage power supply VSS connected to the sources of the eighth, thirteenth and fourteenth transistors and substrates of transistors from eighth to fourteenth, inverse output Coupled to the drains of the seventh and tenth transistors, the input reference voltage 2/3 VDD, coupled to the gates of the fourth, fifth, ninth and tenth transistors, the source of the input reference voltage 1/3 VDD, coupled to the gate of the sixth, seventh, eleventh and twelfth transistors , wherein the drains of the first and eighth transistors are connected to the gate of the thirteenth, the drain of the second transistor is connected to the source and substrate of
  • the drawing shows a diagram of the proposed high-voltage voltage level converter.
  • the proposed high-voltage voltage level converter contains field-effect transistors of the P-type from the first to the seventh (1-7) and N-type - from the eighth to the fourteenth (8-14), the signal input IN, connected to the gates of the transistors of the first (1), eighth (8) and fourteenth (14), a high voltage power supply VCC connected to the source and substrate of the first transistor (1), a high voltage power supply VDD connected to the sources and substrates of the second (2) and third (3) transistors , a low voltage power supply output VSS, connected to the sources of the eighth (8), thirteenth (13) and fourteenth (14) transistors and the eighth to fourteenth transistor substrates (8-14), inverse output connected to the drains of the seventh (7) and tenth (10) transistors, the input of the reference voltage source 2/3 VDD, connected to the gates of the transistors of the fourth (4), fifth (5), ninth (9) and tenth (10), source input reference voltage 1/3 VDD, connected to the gates of transistors sixth (6), seventh (7), eleventh (11) and twelf
  • the drains of the first (1) and eighth (8) transistors are connected to the gate of the thirteenth (13)
  • the drain of the second (2) transistor is connected to the source and substrate of the fourth (4), the drain of which is connected to the source and substrate of the sixth (6)
  • the drain of the third transistor (3) is connected to the source and substrate of the fifth (5), the drain of which is connected to the source and substrate of the seventh (7)
  • the source of the ninth (9) transistor is connected to the drain of the eleventh (11), the source of which is connected to the drain of the thirteenth (13), and the source of the tenth (10) to the drain of the twelfth (12), the source of which is connected to the drain of the fourteenth (14)
  • the gate of the second (2) transistor is connected to the drains of the seventh ( 7) and tenth (10) transistors, and the gate of the third (3) transistor - with drains of the sixth (6) and ninth (9) transistors.
  • the proposed high-voltage voltage level converter is a digital logic device designed to convert an input signal with an amplitude from a low level voltage VSS ("0") to a logical unit voltage "1 *" (VCC) into an output signal with an amplitude from a low level voltage VSS ("0") to a logic voltage "1" corresponding to the supply voltage of the high voltage level VDD and operates as follows. The initial state.
  • a low level voltage is applied to the VSS power supply and the IN input, corresponding to a logic "0" voltage, to the output of the first power supply high voltage level VCC - a high voltage corresponding to the input inverter, made on field-effect transistors 1 and 8, to a logic voltage "1 * "And to the output of the second power supply high voltage level VDD - high voltage corresponding to the output voltage of the logic” 1 "of the High-voltage voltage level converter.
  • the reference voltage input 2/3 VDD is set voltage corresponding to two-thirds of the high-level voltage VDD, and the inlet 1/3 VDD - the voltage corresponding to one third of the high-level voltage VDD, whereby the transistors and N- and P-type, the gates of which receives the reference voltage - always are open. Since the IN input is connected to the gates of the P-type transistors 1 and N-type 8 and 14, and a low level voltage VSS ("0") is set on it, the P-type transistor 1 is open, and the N-type transistors 8 and 14 - closed. Therefore, through the open transistor 1, a high voltage VCC ("1 *") is supplied to the gate of the transistor 13, as a result of which the N-type transistor 13 is on.
  • transistors 4-7 and 9-12 are open.
  • the P-type transistor 2 is closed, and the P-type transistor 3 is open. Therefore, through the open transistors 3, 5 and 7 at the inverse output
  • the high voltage level converter is set to a high level voltage VDD ("1").
  • the gates of the P-type 1 and N-type transistors 8 and 14 receives the voltage of the logical units "1 *" (VCC). Therefore, the transistor 1 closes, and the transistors 8 and 14 open, and through them the low voltage VSS ("0") is supplied to the gate of the transistor 13 and to the source of the N-type transistor 12, as a result of which the N-type transistor 13 is closed, and through the open N-type transistors 12 and 10, the low-level voltage VSS ("0") is supplied to the gate of transistor 2 and the inverse output High voltage voltage level converter.
  • the transistor 2 opens and through the open P-type transistors 2,4 and 6, the high-level voltage VDD ("1") is supplied to the gate of the P-type transistor 3, as a result of which the transistor 3 closes, the latch is set to the storage mode, and on the inverse exit set low voltage VSS ("0").
  • the Low level voltage VSS (0" is supplied. Therefore, transistor 1 turns on and transistors 8 and 14 turn off.
  • a high voltage VCC (“1 *") is supplied to the gate of the transistor 13, as a result of which it opens and through it a low voltage VSS ("0") is supplied to the source of the transistor 11. Since N-type transistors 9 and 11 are open, the low-level voltage VSS ("0") goes to the gate of P-type transistor 3 and transistor 3 opens. Therefore, through open P-type transistors 3, 5 and 7, the high-level voltage VDD (“1") is fed to the inverse output and to the gate of the P-type transistor 2, whereby the transistor 2 is closed, the latch is set to the storage mode, and the high voltage voltage level converter circuit is reset.
  • the P transistors -types from the fourth to the seventh are excluded. Therefore, the series chains of nodal capacities are quantitatively shortened in comparison with the Digital CMOS shift circuit, and, therefore, the total discharge time of these nodal capacities is reduced. Since the low level voltage is supplied to the gates of transistors 2 and 3 faster, the speed of the entire circuit of the High-voltage voltage level converter increases.
  • CMOS Digital Level Shift Circuit Patent No. US 6099100A / Won Kee Lee; assignee LG Semicon Co Ltd. - 08.08.2008.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих высоковольтных преобразователей уровня напряжения, в том числе при сопряжении элементов электронных систем с несколькими источниками питания. Технический результат – повышение быстро действия Цифровой КМОП схемы сдвига. Для этого в схеме высоковольтного преобразователя уровня напряжения содержится семь полевых транзисторов Р-типа (1-7) и семь транзисторов N-типа (8-14), вход сигнала IN, входы источников опорного напряжения 2/3 VDD и 1/3 VDD, инверсный выход OUT, выводы питания высокого уровня напряжения VCC и VDD и низкого уровня напряжения VSS.

Description

ВЫСОКОВОЛЬТНЫЙ ПРЕОБРАЗОВАТЕЛЬ УРОВНЯ НАПРЯЖЕНИЯ
Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при согласовании схем, имеющих различные уровни напряжений источников питания и(или) внутренних сигналов.
Известна Цифровая КМОП схема сдвига [1]. Это устройство предназначено для преобразования уровня напряжения входного сигнала с низкой амплитудой в выходной сигнал с уровнем напряжения высокой амплитуды (например, при сопряжении ТТЛ- и КМДП логических элементов). Недостатком указанной выше схемы является низкое быстродействие. Низкое быстродействие схемы вызвано задержкой появления напряжения низкого уровня на затворах транзисторов защелки Р-типа, образующих обратную связь. Эта задержка вызвана разрядом узловых емкостей стоков и истоков транзисторов N- и Р-типа последовательно включенных между источником напряжения низкого уровня VSS и затворами транзисторов защелки Р-типа.
Техническая задача
Задачей предлагаемого изобретения является повышение быстродействия Цифровой КМОП схемы сдвига.
Решение задачи
Поставленная задача достигается тем, что в Цифровой КМОП схеме сдвига, содержащей полевые транзисторы Р-типа с первого по седьмой и N-типа с восьмого по четырнадцатый, вход сигнала IN, соединенный с затворами первого, восьмого и четырнадцатого транзисторов, вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора, вывод питания высокого уровня напряжения VDD, соединенный, с истоками и подложками второго и третьего транзисторов, вывод питания низкого уровня напряжения VSS, соединенный с истоками восьмого, тринадцатого и четырнадцатого транзисторов и подложками транзисторов с восьмого по четырнадцатый, инверсный выход
Figure pctxmlib-appb-I000001
, соединенный со стоками седьмого и десятого транзисторов, вход источника опорного напряжения 2/3 VDD, соединенный с затворами четвертого, пятого, девятого и десятого транзисторов, вход источника опорного напряжения 1/3 VDD, соединенный с затворами шестого, седьмого, одиннадцатого и двенадцатого транзисторов, причем стоки первого и восьмого транзисторов соединены с затвором тринадцатого, сток второго транзистора соединен с истоком и подложкой четвертого, сток которого соединен с истоком и подложкой шестого, сток шестого транзистора - со стоком девятого, а сток третьего транзистора соединен с истоком и подложкой пятого, сток которого соединен с истоком и подложкой седьмого, исток девятого транзистора соединен со стоком одиннадцатого, исток которого соединен со стоком тринадцатого, а исток десятого - со стоком двенадцатого, исток которого соединен со стоком четырнадцатого, затвор второго транзистора соединен со стоками седьмого и десятого транзисторов, а затвор третьего транзистора - со стоками шестого и девятого транзисторов.
Положительные эффекты от изобретения
Таким образом, в предлагаемой схеме Высоковольтного преобразователя уровня напряжения, вследствие отличий от известного устройства, описанных выше, из цепочек последовательно соединенных транзисторов N- и Р-типа, включенных между источником напряжения низкого уровня VSS и затворами второго и третьего транзисторов Р-типа защелки, транзисторы Р-типа с четвертого по седьмой - исключены. Поэтому последовательные цепочки узловых емкостей по сравнению с Цифровой КМОП схемой сдвига, количественно укорочены, и, следовательно, суммарное время разряда этих узловых емкостей уменьшено. Таким образом, напряжение низкого уровня поступает на затворы второго и третьего транзисторов быстрее, вследствие чего быстродействие всей схемы Высоковольтного преобразователя уровня напряжения увеличивается.
На чертеже приведена схема предлагаемого Высоковольтного преобразователя уровня напряжения.
Фигура.1
Предлагаемый Высоковольтный преобразователь уровня напряжения, содержит полевые транзисторы Р-типа с первого по седьмой (1-7) и N-типа - с восьмого по четырнадцатый (8-14), вход сигнала IN, соединенный с затворами транзисторов первого (1), восьмого (8) и четырнадцатого (14), вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора (1), вывод питания высокого уровня напряжения VDD, соединенный, с истоками и подложками транзисторов второго (2) и третьего (3), вывод питания низкого уровня напряжения VSS, соединенный с истоками транзисторов восьмого (8), тринадцатого (13) и четырнадцатого (14) и подложками транзисторов с восьмого по четырнадцатый (8-14), инверсный выход
Figure pctxmlib-appb-I000002
, соединенный со стоками транзисторов седьмого (7) и десятого (10), вход источника опорного напряжения 2/3 VDD, соединенный с затворами транзисторов четвертого (4), пятого (5), девятого (9) и десятого (10), вход источника опорного напряжения 1/3 VDD, соединенный с затворами транзисторов шестого (6), седьмого (7), одиннадцатого (11) и двенадцатого (12). Причем стоки транзисторов первого (1) и восьмого (8) соединены с затвором тринадцатого (13), сток второго (2) транзистора соединен с истоком и подложкой четвертого (4), сток которого соединен с истоком и подложкой шестого (6), сток шестого (6) транзистора - со стоком девятого (9), а сток третьего транзистора (3) соединен с истоком и подложкой пятого (5), сток которого соединен с истоком и подложкой седьмого (7), исток девятого (9) транзистора соединен со стоком одиннадцатого (11), исток которого соединен со стоком тринадцатого (13), а исток десятого (10) - со стоком двенадцатого (12), исток которого соединен со стоком четырнадцатого (14), затвор второго (2) транзистора соединен со стоками седьмого (7) и десятого (10) транзисторов, а затвор третьего (3) транзистора - со стоками шестого (6) и девятого (9) транзисторов.
Предлагаемый Высоковольтный преобразователь уровня напряжения представляет собой цифровое логическое устройство, предназначенное для преобразования входного сигнала с амплитудой от напряжения низкого уровня VSS («0») до напряжения логической единицы «1*» (VCC), в выходной сигнал с амплитудой от напряжения низкого уровня VSS («0») до напряжения логической «1», соответствующее напряжению питания высокого уровня напряжения VDD и работает следующим образом.
Исходное состояние. На вывод питания VSS и на вход IN подано напряжение низкого уровня, соответствующее напряжению логического «0», на вывод первого источника питания высокого уровня напряжения VCC - высокое напряжение, соответствующее для входного инвертора, выполненного на полевых транзисторах 1 и 8, напряжению логической «1*» и на вывод второго источника питания высокого уровня напряжения VDD - высокое напряжение, соответствующее выходному напряжению логической «1» Высоковольтного преобразователя уровня напряжения. Кроме того, на входе источника опорного напряжения 2/3  VDD установлено напряжение, соответствующее двум третям напряжения высокого уровня VDD, а на входе 1/3 VDD - напряжение, соответствующее одной трети напряжения высокого уровня VDD, вследствие чего транзисторы и N- и Р-типа, на затворы которых поступают эти опорные напряжения - всегда открыты. Так как вход IN соединен с затворами транзисторов Р-типа 1 и N-типа 8 и 14, а на нем установлено напряжение низкого уровня VSS («0»), то транзистор Р-типа 1 открыт, а транзисторы N-типа 8 и 14 - закрыты. Поэтому, через открытый транзистор 1 на затвор транзистора 13 поступает напряжение высокого уровня VCC («1*»), вследствие чего транзистор N-типа 13 - открыт. Так как на затворы транзисторов N-типа 11 и 12 и Р-типа 6 и 7 поступает напряжение высокого уровня 1/3 VDD, а на затворы транзисторов N-типа 9 и 10 и Р-типа 4 и 5 - напряжение высокого уровня 2/3 VDD, то транзисторы 4-7 и 9-12 - открыты. Кроме того, в результате действия предыдущего регенеративного цикла транзистор Р-типа 2 закрыт, а транзистор Р-типа 3 - открыт.Поэтому через открытые транзисторы 3, 5 и 7 на инверсном выходе  
Figure pctxmlib-appb-I000003
 Высоковольтного преобразователя уровня напряжения установлено напряжение высокого уровня VDD («1»).
В режиме преобразования высокого напряжения логической единицы «1*» (VCC) в напряжение низкого уровня VSS («0»), на вход IN, и следовательно, на затворы транзисторов Р-типа 1 и N-типа 8 и 14, поступает напряжение логической единицы «1*» (VCC). Поэтому транзистор 1 закрывается, а транзисторы 8 и 14 открываются и через них на затвор транзистора 13 и на исток транзистора N-типа 12 поступает напряжение низкого уровня VSS («0»), в результате чего транзистор N-типа 13 закрывается, а через открытые транзисторы N-типа 12 и 10 напряжение низкого уровня VSS («0») поступает на затвор транзистора 2 и инверсный выход 
Figure pctxmlib-appb-I000004
 Высоковольтного преобразователя уровня напряжения. Поэтому транзистор 2 открывается и через открытые транзисторы Р-типа 2,4 и 6 на затвор транзистора Р-типа 3 поступает напряжение высокого уровня VDD («1»), в результате чего транзистор 3 закрывается, защелка устанавливается в режим хранения, а на инверсном выходе
Figure pctxmlib-appb-I000005
установлено напряжение низкого уровня VSS («0»).
При переходе Высоковольтного преобразователя уровня напряжения в исходное состояние и режим формирования на инверсном выходе 
Figure pctxmlib-appb-I000006
 напряжения высокого уровня VDD («1»), на вход IN, и, следовательно, на затворы транзисторов Р-типа 1 и N-типа 8 и 14, поступает напряжение низкого уровня VSS («0»). Поэтому транзистор 1 открывается, а транзисторы 8 и 14 закрываются. Через открытый транзистор 1 на затвор транзистора 13 поступает напряжение высокого уровня VCC («1*»), вследствие чего он открывается и через него на исток транзистора 11 поступает напряжение низкого уровня VSS («0»). Так как транзисторы N-типа 9 и 11 открыты, то напряжение низкого уровня VSS («0»), поступает на затвор транзистора Р-типа 3 и транзистор 3 открывается. Поэтому через открытые транзисторы Р-типа 3, 5 и 7 напряжение высокого уровня VDD («1») поступает на инверсный выход 
Figure pctxmlib-appb-I000007
 и на затвор транзистора Р-типа 2, в результате чего транзистор 2 закрывается, защелка устанавливается в режим хранения и схема Высоковольтного преобразователя уровня напряжения переходит в исходное состояние.
Таким образом, в предлагаемой схеме Высоковольтного преобразователя уровня напряжения, в отличие от Цифровой КМОП схемы сдвига в цепочках последовательно соединенных транзисторов N- и Р-типа, включенных между источником напряжения низкого уровня VSS и затворами транзисторов защелки Р-типа 2 и 3, транзисторы Р-типа с четвертого по седьмой - исключены. Поэтому последовательные цепочки узловых емкостей по сравнению с Цифровой КМОП схемой сдвига, укорочены количественно, и, следовательно, суммарное время разряда этих узловых емкостей уменьшено. Так как, напряжение низкого уровня поступает на затворы транзисторов 2 и 3 быстрее, то быстродействие всей схемы Высоковольтного преобразователя уровня напряжения увеличивается.
Патентная литература
1. CMOS Digital Level Shift Circuit: Patent № US 6099100A / Won Kee Lee; assignee LG Semicon Co Ltd. - 8.08.2008.

Claims (1)

  1. Высоковольтный преобразователь уровня напряжения, содержащий полевые транзисторы Р-типа с первого по седьмой и N-типа - с восьмого по четырнадцатый, вход сигнала IN, соединенный с затворами первого, восьмого и четырнадцатого транзисторов, вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора, вывод питания высокого уровня напряжения VDD, соединенный, с истоками и подложками второго и третьего транзисторов, вывод питания низкого уровня напряжения VSS, соединенный с истоками восьмого, тринадцатого и четырнадцатого транзисторов и подложками транзисторов с восьмого по четырнадцатый, инверсный выход 
    Figure pctxmlib-appb-I000008
    , соединенный со стоками седьмого и десятого транзисторов, вход источника опорного напряжения 2/3 VDD, соединенный с затворами четвертого, пятого, девятого и десятого транзисторов, вход источника опорного напряжения 1/3  VDD, соединенный с затворами шестого, седьмого, одиннадцатого и двенадцатого транзисторов, причем стоки первого и восьмого транзисторов соединены с затвором тринадцатого, сток второго транзистора соединен с истоком и подложкой четвертого, сток которого соединен с истоком и подложкой шестого, сток шестого транзистора - со стоком девятого, а сток третьего транзистора соединен с истоком и подложкой пятого, сток которого соединен с истоком и подложкой седьмого, исток девятого транзистора соединен со стоком одиннадцатого, исток которого, соединен со стоком тринадцатого, а исток десятого - со стоком двенадцатого, исток которого соединен со стоком четырнадцатого, отличающийся тем, что затвор второго транзистора соединен со стоками седьмого и десятого транзисторов, а затвор третьего транзистора - со стоками шестого и девятого транзисторов.
PCT/RU2019/050248 2019-03-14 2019-12-18 Высоковольтный преобразователь уровня напряжения WO2020185116A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/966,723 US11152941B2 (en) 2019-03-14 2019-12-18 High-voltage voltage level converter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
RU2019107414A RU2702979C1 (ru) 2019-03-14 2019-03-14 Высоковольтный преобразователь уровня напряжения
RU2019107414 2019-03-14

Publications (1)

Publication Number Publication Date
WO2020185116A1 true WO2020185116A1 (ru) 2020-09-17

Family

ID=68280131

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/RU2019/050248 WO2020185116A1 (ru) 2019-03-14 2019-12-18 Высоковольтный преобразователь уровня напряжения

Country Status (3)

Country Link
US (1) US11152941B2 (ru)
RU (1) RU2702979C1 (ru)
WO (1) WO2020185116A1 (ru)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774457B (zh) * 2021-07-02 2022-08-11 瑞昱半導體股份有限公司 電位轉換器
KR20230112493A (ko) * 2022-01-20 2023-07-27 에스케이하이닉스 주식회사 레벨 시프터

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6099100A (en) * 1997-07-15 2000-08-08 Lg Semicon Co., Ltd. CMOS digital level shift circuit
RU2231903C2 (ru) * 2002-09-24 2004-06-27 Мустафа Георгий Маркович Высоковольтный преобразователь напряжения
RU2457601C1 (ru) * 2011-02-14 2012-07-27 Федеральное государственное учреждение "33 Центральный научно-исследовательский испытательный институт" Министерства обороны Российской Федерации Преобразователь напряжения
RU2604054C1 (ru) * 2016-01-22 2016-12-10 Владимир Владимирович Шубин Преобразователь уровня напряжения

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6A (en) * 1836-08-10 Thomas blanghard
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5243236A (en) * 1991-12-31 1993-09-07 Intel Corporation High voltage CMOS switch with protection against diffusion to well reverse junction breakdown
US10033361B2 (en) * 2015-12-28 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Level-shift circuit, driver IC, and electronic device
US9755621B1 (en) * 2016-05-24 2017-09-05 Stmicroelectronics International N.V. Single stage cascoded voltage level shifting circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6099100A (en) * 1997-07-15 2000-08-08 Lg Semicon Co., Ltd. CMOS digital level shift circuit
RU2231903C2 (ru) * 2002-09-24 2004-06-27 Мустафа Георгий Маркович Высоковольтный преобразователь напряжения
RU2457601C1 (ru) * 2011-02-14 2012-07-27 Федеральное государственное учреждение "33 Центральный научно-исследовательский испытательный институт" Министерства обороны Российской Федерации Преобразователь напряжения
RU2604054C1 (ru) * 2016-01-22 2016-12-10 Владимир Владимирович Шубин Преобразователь уровня напряжения

Also Published As

Publication number Publication date
US20210143734A1 (en) 2021-05-13
US11152941B2 (en) 2021-10-19
RU2702979C1 (ru) 2019-10-14

Similar Documents

Publication Publication Date Title
US10177764B2 (en) Input/output circuit
US6791391B2 (en) Level shifting circuit
US9306553B2 (en) Voltage level shifter with a low-latency voltage boost circuit
US7924080B2 (en) Level shifter circuit
CN102437836B (zh) 一种低功耗脉冲型d触发器
RU2604054C1 (ru) Преобразователь уровня напряжения
KR20100104124A (ko) 레벨 쉬프팅이 가능한 로직 회로
WO2020185116A1 (ru) Высоковольтный преобразователь уровня напряжения
US7646233B2 (en) Level shifting circuit having junction field effect transistors
US10992289B2 (en) Dynamic flip flop and electronic device
RU2712422C1 (ru) Высоковольтный преобразователь уровня напряжения
RU2679186C1 (ru) Преобразователь уровня напряжения
CN108649931A (zh) 一种占空比可调的高速电平移位器电路
Munoz et al. Analogue switch for very low-voltage applications
US20080024188A1 (en) Junction field effect transistor level shifting circuit
US8570091B2 (en) Level shifter
US7394294B2 (en) Complementary pass-transistor logic circuit and semiconductor device
RU2667798C1 (ru) Преобразователь уровня напряжения
RU2632567C1 (ru) Преобразователь уровня напряжения
RU2739487C1 (ru) Преобразователь уровня напряжения
US6424173B1 (en) Voltage translators with zero static power and predictable performance
RU2771447C1 (ru) Элемент входного регистра
WO2023226488A1 (zh) 逻辑门电路、集成电路及电子设备
US8502559B2 (en) Level translator
WO2023056639A1 (zh) 逻辑门电路、锁存器及触发器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19919153

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19919153

Country of ref document: EP

Kind code of ref document: A1