TW201351880A - 預驅動器及其差動訊號傳輸器 - Google Patents

預驅動器及其差動訊號傳輸器 Download PDF

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Abstract

一種預驅動器及其差動訊號傳輸器。預驅動器包括一閂鎖電路及一驅動緩衝器。閂鎖電路包括一至多個閂鎖單元、一至多個第一反相器及一至多個第二反相器。這些閂鎖單元串接於一對差動輸入端與一對差動閂鎖端之間，經由此對差動輸入端接收一對差動輸入訊號，依據一時脈訊號來閂鎖該對差動輸入訊號，而於此對差動閂鎖端提供一對差動閂鎖訊號。這些第一反相器及這些第二反相器分別串聯耦接於此對差動閂鎖端與一對差動輸出端之間。驅動緩衝器耦接至此對差動輸出端以接收一對差動輸出訊號，以及據此提供一對差動預驅動輸出訊號。

Description

預驅動器及其差動訊號傳輸器
本發明是有關於一種訊號傳輸裝置，且特別是有關於一種差動訊號的預驅動器及其差動訊號傳輸器。
目前電子裝置之間或電子裝置內部的訊號(或資料)傳輸逐漸朝向高速傳輸的方向發展。為了達到高速傳輸訊號，大多高速輸入/輸出系統傳輸採用差動訊號來傳輸資料，以抵抗高速傳輸訊號過程中的雜訊干擾，並同時減少資料傳輸對其他電路的影響。
一般而言，資料訊號會經由數個步驟(如取樣、訊號轉換、驅動能力放大及電壓交叉點調整)轉換為差動訊號，並且這些步驟通常會由數個電路來分別執行，亦即傳統差動訊號傳輸器具有數個電路。並且，在半導體技術蓬勃發展的現在，差動訊號傳輸器被晶片化以縮減電子裝置的體積。再者，晶片的製造成本與其晶片面積相關，而電子裝置的成本會影響電子裝置的市場競爭力，因此如何簡化差動訊號傳輸器則成了設計差動訊號傳輸器的一個重要課題。
本發明提供一種預驅動器及其差動訊號傳輸器，其簡化預驅動器的電路設計，以降低預驅動器及其差動訊號傳 輸器的製造成本及電源消耗。
本發明提出一種預驅動器，包括一閂鎖電路及一驅動緩衝器。閂鎖電路包括一至多個閂鎖單元、一至多個第一反相器及一至多個第二反相器。此一至多個閂鎖單元彼此相串接於一對差動輸入端與一對差動閂鎖端之間，用於經由此對差動輸入端接收一對差動輸入訊號，依據一時脈訊號來閂鎖該對差動輸入訊號，而於此對差動閂鎖端提供一對差動閂鎖訊號。此一至多個第一反相器彼此相串聯耦接於此對差動閂鎖端之一第一端與一對差動輸出端之一第一端之間。此一至多個第二反相器彼此相串聯耦接於此對差動閂鎖端之一第二端與此對差動輸出端之一第二端之間。驅動緩衝器具有一對緩衝輸入端耦接至閂鎖電路之此對差動輸出端以接收一對差動輸出訊號，以及依據該對差動輸出訊號，經由一緩衝輸出端提供一對差動預驅動輸出訊號。
在本發明之一實施例中，上述一至多個第一反相器與上述一至多個第二反相器係用於調整此對差動閂鎖訊號之一交叉點之位準以產生該對差動輸出訊號。
在本發明之一實施例中，每一閂鎖單元具有一時脈輸入端，一對差動資料輸入端，以及一對差動資料輸出端。上述一至多個閂鎖單元當中之一第一者之此對差動資料輸入端係作為此對差動輸入端；上述一至多個閂鎖單元當中除第一者外之每一者之此對差動資料輸入端係耦接至前一閂鎖單元之此對差動資料輸出端；上述一至多個閂鎖單元當中之一最末者之此對差動資料輸出端係作為此對差動閂 鎖端；以及，上述一至多個閂鎖單元當中每一者之時脈輸入端係接收時脈訊號與時脈訊號之一反相訊號當中之一者，以依據時脈訊號或反相訊號，閂鎖此對差動資料輸入端所接收之一對差動訊號，並由此對差動資料輸出端輸出經閂鎖之此對差動訊號。
在本發明之一實施例中，上述一至多個閂鎖單元當中每一者係包括一電流源、一差動對及一閂鎖區塊。電流源經由時脈輸入端以接收時脈訊號或時脈訊號之一反相訊號，以依據時脈訊號或反相訊號來提供一電流。差動對耦接至電流源與此對差動資料輸出端之間，用於經由此對差動資料輸入端耦接至此對差動訊號。閂鎖區塊耦接於此對差動資料輸出端之一第一端及一第二端之間，用以閂鎖差動資料輸出端的電壓準位，以產生經閂鎖之此對差動訊號。
在本發明之一實施例中，電流源包括一電晶體，其具有一第一端作為時脈輸入端，一第二端耦接至一參考電壓，一第三端耦接至差動對。
在本發明之一實施例中，差動對包括一第一電晶體及一第二電晶體。第一電晶體具有一第一端作為此對差動資料輸入端之一第一端，一第二端耦接至電流源，以及一第三端耦接至此對差動資料輸出端之第一端。第二電晶體具有一第一端作為此對差動資料輸入端之一第二端，一第二端耦接至電流源，以及一第三端耦接至此對差動資料輸出端之第二端。
在本發明之一實施例中，閂鎖區塊包括一第一反相器 及一第二反相器。第一反相器具有一輸入端耦接至此對差動資料輸出端之第一端，一輸出端耦接至此對差動資料輸出端之第二端。第二反相器具有一輸入端耦接至此對差動資料輸出端之第二端，一輸出端耦接至此對差動資料輸出端之第一端。
在本發明之一實施例中，閂鎖區塊包括一第一反及閘及一第二反及閘。第一反及閘具有一第一輸入端耦接至此對差動資料輸出端之第一端，一第二輸入端接收一系統電壓與一重置訊號當中之一者，以及一輸出端耦接至此對差動資料輸出端之第二端。第二反及閘具有一第一輸入端耦接至此對差動資料輸出端之第二端，一第二輸入端接收系統電壓與重置訊號當中之另一者，以及一輸出端耦接至此對差動資料輸出端之第一端。
在本發明之一實施例中，第一閂鎖電路包括一第一反或閘及一第二反或閘。第一反或閘具有一第一輸入端耦接至此對差動資料輸出端之第一端，一第二輸入端接收一接地電壓或一重置訊號當中之一者，以及一輸出端耦接至此對差動資料輸出端之第二端。第二反或閘具有一第一輸入端耦接至此對差動資料輸出端之第二端，一第二輸入端接收接地電壓或重置訊號當中之另一者，以及一輸出端耦接至此對差動資料輸出端之第一端。
在本發明之一實施例中，預驅動器更包括一反相器，用於將一資料訊號進行反相，其中經過反相之資料訊號，與資料訊號係作為該對差動輸入訊號。
本發明亦提出一種差動訊號傳輸器，包括上述之預驅動器及一電流模式驅動器。電流模式驅動器耦接至預驅動器。
基於上述，本發明實施例的預驅動器及其差動訊號傳輸器，其簡化預驅動器的電路設計，以降低預驅動器及其差動訊號傳輸器晶片化的晶片面積、預驅動器及其差動訊號傳輸器的訊號延遲(latency)、差動訊號的抖動(jitter)、以及預驅動器及其差動訊號傳輸器的電源消耗。並且，差動訊號的轉換不受製程、電壓及溫度的影響。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的差動訊號傳輸器的系統示意圖。請參照圖1，在本實施例中，差動訊號傳輸器100包括預驅動器110及電流模式驅動器120。預驅動器110接收一輸入訊號Sin，並依據輸入訊號Sin產生一對差動預驅動輸出訊號Spd1及Spd2。電流模式驅動器120耦接至預驅動器110，並依據差動預驅動輸出訊號Spd1及Spd2產生一對驅動差動訊號Sdf1及Sdf2。
圖2A為依據本發明一實施例的預驅動器的系統示意圖，其可應用但不限於圖1所示之差動訊號傳輸器100。請參照圖1及圖2A，在本實施例中，輸入訊號Sin是以一資料訊號Sdata為例，並且預驅動器110a包括閂鎖電路 210a及驅動緩衝器220。閂鎖電路210a接收資料訊號Sdata，並依據資料訊號Sdata於一對差動輸出端OD1、OD2提供一對差動輸出訊號Sdfot1及Sdfot2。驅動緩衝器220耦接至閂鎖電路210a，並依據差動輸出訊號Sdfot1及Sdfot2產生差動預驅動輸出訊號Spd1及Spd2。
在本實施例中，預驅動器210a包括反相器in11、in21、in31及閂鎖單元211。反相器in11的輸入端接收據資料訊號Sdata，用於將資料訊號Sdata進行反相後輸出，其中經過反相之資料訊號Sdata係作為差動輸入訊號Sdfin1，資料訊號Sdata係作為差動輸入訊號Sdfin2。
閂鎖單元211具有一對差動資料輸入端211a、211b、一時脈輸入端211c以及一對差動資料輸出端211d、211e，其中差動資料輸入端211a、211b分別耦接至反相器in11的輸出端及輸入端。閂鎖單元211依據時脈輸入端211c所接收的時脈訊號CK，閂鎖差動資料輸入端211a、211b所接收之一對差動訊號，並由差動資料輸出端211d、211e輸出經閂鎖之差動訊號。換言之，閂鎖單元211依據時脈訊號CK，閂鎖差動資料輸入端211a、211b所接收的該對差動輸入訊號Sdfin1、Sdfin2，並且在閂鎖差動輸入訊號Sdfin1、Sdfin2後，於差動資料輸出端211d、211e提供一對差動閂鎖訊號Sdl1、Sdl2。
在本實施例中，差動資料輸入端211a、211b用於接收差動輸入訊號Sdfin1、Sdfin2，亦即差動資料輸入端211a、211b可視為一對差動輸入端，並且差動資料輸出端 211d、211e用於提供差動閂鎖訊號Sdl1、Sdl2，亦即差動資料輸出端211d、211e可視為一對差動閂鎖端。依據上述，閂鎖單元211可視為耦接於差動輸入端(在此為差動資料輸入端211a、211b)與差動閂鎖端(在此為差動資料輸出端211d、211e)之間。
反相器in21(對應閂鎖電路的第一反相器)耦接於差動資料輸出端211d(對應差動閂鎖端的第一端)與差動輸出端OD1(對應此對差動輸出端的第一端)之間，反相器in31(對應閂鎖電路的第二反相器)耦接於差動資料輸出端211e(對應差動閂鎖端的第二端)與差動輸出端OD2(對應此對差動輸出端的第二端)之間。反相器in21會對差動閂鎖訊號Sdl1進行反相後產生差動輸出訊號Sdfot1，反相器in31會對差動閂鎖訊號Sdl2進行反相後產生差動輸出訊號Sdfot2。
因此，反相器in21及in31可針對差動閂鎖訊號Sdl1及Sdl2之一交叉點之位準進行調整以產生差動輸出訊號Sdfot1及Sdfot2。舉例來說，當差動閂鎖訊號Sdl1及Sdl2之交叉點的位準為一較低位準時(亦即低於差動閂鎖訊號Sdl1及Sdl2的一平均準位)，則差動輸出訊號Sdfot1及Sdfot2之交叉點的位準被調整為較高位準(亦即高於差動輸出訊號Sdfot1及Sdfot2的一平均準位)；當差動閂鎖訊號Sdl1及Sdl2之交叉點的位準為較高位準時(亦即高於差動閂鎖訊號Sdl1及Sdl2的平均準位)，則差動輸出訊號Sdfot1及Sdfot2之交叉點的位準被調整為較低位準(亦 即低於差動輸出訊號Sdfot1及Sdfot2的平均準位)。
驅動緩衝器220具有緩衝輸入端220a、220b及緩衝輸出端220c、220d，其中緩衝輸入端220a、220b耦接至閂鎖電路210a之差動輸出端OD1及OD2以接收差動輸出訊號Sdfot1及Sdfot2，以及依據差動輸出訊號Sdfot1及Sdfot2，經由緩衝輸出端220c、220d提供差動預驅動輸出訊號Spd1及Spd2。
在本發明的一實施例中，當輸入訊號Sin是差動輸入訊號Sdfin1、Sdfin2時，則反相器in11可省略，亦即預驅動器210a可由反相器in21、in31及閂鎖單元211組成。
圖2B為依據本發明另一實施例的預驅動器的系統示意圖。請參照圖2A及圖2B，預驅動器110a與110b之不同之處在於閂鎖電路210b，其中閂鎖電路210b更包括反相器in22及in32。在本實施例中，反相器in21及in22(對應閂鎖電路的第一反相器)彼此相串聯耦接於差動資料輸出端211d(對應差動閂鎖端的第一端)與差動輸出端OD1(對應此對差動輸出端的第一端)之間，反相器in31及in32(對應閂鎖電路的第二反相器)彼此相串聯耦接於差動資料輸出端211e(對應差動閂鎖端的第二端)與差動輸出端OD2(對應此對差動輸出端的第二端)之間。
反相器in21及in22會對差動閂鎖訊號Sdl1進行兩次反相後產生差動輸出訊號Sdfot1，反相器in31及in32會對差動閂鎖訊號Sdl2進行兩次反相後產生差動輸出訊號Sdfot2，亦即反相器in21、in22、in31及in32會針對差動 閂鎖訊號Sdl1及Sdl2之一交叉點之位準進行調整以產生差動輸出訊號Sdfot1及Sdfot2。舉例來說，當差動閂鎖訊號Sdl1及Sdl2之交叉點的位準為一較低位準時(亦即低於差動閂鎖訊號Sdl1及Sdl2的一平均準位)，則差動輸出訊號Sdfot1及Sdfot2之交叉點的位準被調整為較低位準(亦即低於差動輸出訊號Sdfot1及Sdfot2的一平均準位)；當差動閂鎖訊號Sdl1及Sdl2之交叉點的位準為較高位準時(亦即高於差動閂鎖訊號Sdl1及Sdl2的平均準位)，則差動輸出訊號Sdfot1及Sdfot2之交叉點的位準被調整為較高位準(亦即高於差動輸出訊號Sdfot1及Sdfot2的平均準位)。
圖2C為依據本發明再一實施例的預驅動器的系統示意圖。請參照圖2A及圖2C，預驅動器110a與110c之不同之處在於閂鎖電路210c，其中閂鎖電路210c更包括閂鎖單元213。閂鎖單元213具有一對差動資料輸入端213a、213b、一時脈輸入端213c以及一對差動資料輸出端213d、213e，其中差動資料輸入端213a、213b分別耦接至閂鎖單元211的差動資料輸出端211d、211e，差動資料輸出端213d、213e分別耦接至反相器in21及in31的輸入端。相似地，閂鎖單元213依據時脈輸入端213c所接收的時脈訊號CK的反相訊號CKB，閂鎖差動資料輸入端213a、213b所接收之一對差動訊號，並由差動資料輸出端213d、213e輸出經閂鎖之差動訊號。
換言之，閂鎖單元211(對應第一個閂鎖單元)依據 時脈訊號CK，閂鎖差動資料輸入端211a、211b所接收的差動輸入訊號Sdfin1、Sdfin2，並且在閂鎖差動輸入訊號Sdfin1、Sdfin2後，於差動資料輸出端211d、211e提供一對差動訊號Sin1、Sin2。閂鎖單元213(對應最末個閂鎖單元)依據反相訊號CKB，閂鎖差動資料輸入端213a、213b所接收的差動訊號Sin1、Sin2，並且在閂鎖差動訊號Sin1、Sin2後，於差動資料輸出端213d、213e提供一對差動閂鎖訊號Sdl1、Sdl2。
在本實施例中，差動資料輸入端211a、211b用於接收差動輸入訊號Sdfin1、Sdfin2，亦即差動資料輸入端211a、211b可視為一對差動輸入端，並且差動資料輸出端213d、213e用於提供差動閂鎖訊號Sdl1、Sdl2，亦即差動資料輸出端211d、211e可視為一對差動閂鎖端。依據上述，閂鎖單元211及213可視為彼此串接於差動輸入端(在此為差動資料輸入端211a、211b)與差動閂鎖端(在此為差動資料輸出端213d、213e)之間。
圖2D為依據本發明又一實施例的預驅動器的系統示意圖。請參照圖2A及圖2D，預驅動器110a與110d之不同之處在於閂鎖電路210d，其中閂鎖電路210d更包括閂鎖單元213、反相器in22及in32。在本實施例中，反相器in22及in32的部分可參照圖2B實施例中相關說明，閂鎖單元213的部分可參照圖2C實施例中相關說明，在此則不再贅述。
值得注意的是，依據圖2A至圖2D實施例所述，本 發明其他實施例中，閂鎖單元(如211、213)的數量可以是一個或多個(不限於兩個而可為更多個)，並且是彼此串接於相差動輸入端(如差動資料輸入端211a、211b)與差動閂鎖端(如差動資料輸出端213d、213e)之間，且時脈輸入端所接收之時脈訊號可交錯為CK與CKB，其中閂鎖單元(如211、213)的串接方式可參照圖2C實施例中相關說明來類推。並且，當閂鎖電路(如210a~210d)是由兩個以上的閂鎖單元(如211、213)串接構成時，閂鎖電路(如210a~210d)就可成為一個正反器(flip flop)。
另一方面，串聯耦接於差動閂鎖端的第一端(如差動資料輸出端211d、213d)與差動輸出端OD1之間的反相器(如in21、in22)的數量及串聯耦接於差動閂鎖端的第二端(如差動資料輸出端211e、213e)與差動輸出端OD2之間的反相器(如in31、in32)的數量可以同時是一個或多個(不限於兩個而可為更多個)，此數量可依據差動閂鎖訊號Sdl1及Sdl2之交叉點的位準與期望的差動輸出訊號Sdfot1及Sdfot2之交叉點的位準而定，本發明實施例不以此為限。
綜合圖2A至圖2B之實施例，預驅動器110a至110d能在簡單架構下，提供適於進入到電流模式驅動器的差動預驅動輸出訊號spd1與spd2。更具體言之，當中之閂鎖電路210a至210d在輸入訊號是單端訊號之情況下，可將單端訊號轉為差動訊號。此外，閂鎖電路210a至210d更可調整進入到電流模式驅動器的差動預驅動輸出訊號 spd1與spd2的交叉點。另一方面，預驅動器110a至110d當中之驅動緩衝器22則可增加差動預驅動輸出訊號spd1與spd2的推動能力。
圖3A為依據本發明一實施例的閂鎖單元的電路示意圖，其可應用但不限於於圖2A至圖2D所示之預驅動器110a至110d當中任一者內。請參照圖3A，在本實施例中，閂鎖單元300a包括電流源CS1、差動對及閂鎖區塊310a，並且閂鎖單元300a具有差動資料輸入端301及302、時脈輸入端303、差動資料輸出端304及305。其中，電流源CS1在此以電晶體T1為例，差動對在此以電晶體T2及T3為例、閂鎖區塊310a在此以反相器in41及in42為例。
電晶體T1的閘極(對應第一端)經由時脈輸入端303接收時脈訊號CK或時脈訊號CK之反相訊號CKB，電晶體T1的源極(對應第二端)耦接至一參考電壓(在此以接地電壓為例)，電晶體T1的汲極(對應第三端)耦接至電晶體T2及T3所形成的差動對。依據上述，電晶體T1會依據時脈訊號CK或反相訊號CKB而導通以提供電流I。換言之，電流源CS1會經由時脈輸入端303以接收時脈訊號CK或時脈訊號CK之反相訊號CKB，以依據時脈訊號CK或反相訊號CKB來提供電流I。其中，電晶體T1的閘極與時脈輸入端303可視為同一節點，亦即電晶體T1的閘極可作為時脈輸入端303。
電晶體T2(對應第一電晶體)的閘極(對應第一端)等同於差動資料輸入端301(對應差動資料輸入端之第一 端)，亦即電晶體T2的閘極可作為對差動資料輸入端301，電晶體T2的源極(對應第二端)耦接至電晶體T1的汲極(等同於耦接至電流源CS1)，以及電晶體T2的汲極(對應第三端)耦接至差動資料輸出端304(對應差動資料輸出端之第一端)。電晶體T3(對應第二電晶體)的閘極(對應第一端)等同於差動資料輸入端302(對應差動資料輸入端之第二端)，亦即電晶體T3的閘極可作為對差動資料輸入端302，電晶體T3的源極(對應第二端)耦接至電晶體T1的汲極(等同於耦接至電流源CS1)，以及電晶體T3的汲極(對應第三端)耦接至差動資料輸出端305(對應差動資料輸出端之第二端)。換言之，電晶體T2及T3所形成的差動對耦接於電流源CS1與差動資料輸出端304、305之間，用於經由差動資料輸入端301、302耦接至差動訊號(如差動輸入訊號Sdfin1、Sdfin2或差動訊號Sin1、Sin2)。
反相器in41(對應閂鎖區塊的第一反相器)的輸入端耦接至差動資料輸出端304(對應差動資料輸出端之第一端)，反相器in41的輸出端耦接至差動資料輸出端305(對應差動資料輸出端之第二端)。反相器in42(對應閂鎖區塊的第二反相器)的輸入端耦接至差動資料輸出端305，反相器in42的輸出端耦接至差動資料輸出端304。換言之，閂鎖區塊310a耦接於差動資料輸出端304及305之間，用以閂鎖差動資料輸出端304及305的電壓準位，以產生經閂鎖之差動訊號(如差動訊號Sin1、Sin2或差動閂 鎖訊號Sdl1及Sdl2)。
在本實施例中，由於差動訊號Sin1、Sin2及差動閂鎖訊號Sdl1及Sdl2之充電(電壓上升)需靠反相器(如in41、in42)，且必須等電晶體(如T2、T3)將反相器之輸入端放電(電壓下降)後，反相器才會對輸出端充電，因此差動訊號Sin1、Sin2及差動閂鎖訊號Sdl1及Sdl2之交叉點的位準為一較低位準。
圖3B為依據本發明另一實施例的閂鎖單元的電路示意圖，其可應用但不限於於圖2A至圖2D所示之預驅動器110a至110d當中任一者內。請參照圖3A及圖3B，閂鎖單元300a與300b之主要不同之處在於閂鎖區塊310b及電晶體T4，其中閂鎖區塊310b在此以反及閘am1及am2為例。電晶體T4的閘極接收一重置訊號RST1，電晶體T4的源極耦接至電晶體T1的汲極，電晶體T4的汲極耦接至電晶體T2及T3的源極，亦即電晶體T4耦接於電晶體T2及T3形成的差動對與電流源CS1之間。
反及閘am1(對應第一反及閘)的第一輸入端耦接至差動資料輸出端304，反及閘am1的第二輸入端接收系統電壓VDD與重置訊號RST1當中之一者，反及閘am1的輸出端耦接至差動資料輸出端305。反及閘am2(對應第二反及閘)的第一輸入端耦接至差動資料輸出端305，反及閘am2的第二輸入端接收系統電壓VDD與重置訊號RST1當中之另一者，反及閘am2的輸出端耦接至差動資料輸出端304。
此外，在本發明的一實施例中，電晶體T4可省略配置，亦即閂鎖單元300b可由電流源CS1、電晶體T2及T3形成的差動對及閂鎖區塊310b所構成，但本發明實施例不以此為限。
圖3C為依據本發明再一實施例的閂鎖單元的電路示意圖，其可應用但不限於於圖2A至圖2D所示之預驅動器110a至110d當中任一者內。請參照圖3A及圖3C，閂鎖單元300a與300c之主要不同之處在於閂鎖區塊310c及電晶體T5，其中閂鎖區塊310c在此以反或閘or1及or2為例。電晶體T5的閘極接收一重置訊號RST2B(其為重置訊號RST2之反相訊號)，電晶體T5的源極耦接至電晶體T1的汲極，電晶體T5的汲極耦接至電晶體T2及T3的源極，亦即電晶體T5耦接於電晶體T2及T3形成的差動對與電流源CS1之間。
反或閘or1(對應第一反或閘)的第一輸入端耦接至差動資料輸出端304，反或閘or1的第二輸入端接收接地電壓GND與重置訊號RST2當中之一者，反或閘or1的輸出端耦接至差動資料輸出端305。反或閘or2(對應第二反或閘)的第一輸入端耦接至差動資料輸出端305，反或閘or2的第二輸入端接收接地電壓GND與重置訊號RST2當中之另一者，反或閘or2的輸出端耦接至差動資料輸出端304。
此外，在本發明的一實施例中，電晶體T5可省略配置，亦即閂鎖單元300c可由電流源CS1、電晶體T2及T3 形成的差動對及閂鎖區塊310c所構成，但本發明實施例不以此為限。
圖4A為依據本發明一實施例的電流模式驅動器的電路示意圖，其可應用但不限於圖1所示之差動訊號傳輸器100。請參照圖1及圖4A，在本實施例中，電流模式驅動器120a包括電晶體T6~T8及電阻R1、R2。電晶體T6係作為一偏壓電流源，其中電晶體T6的閘極接收一偏壓Vbias1，電晶體T6的源極耦接接地電壓。電晶體T7與T8係作為一差動輸入對，其中電晶體T7的閘極接收差動預驅動輸出訊號Spd1，電晶體T7的源極耦接至電晶體T6的汲極，電晶體T7的汲極提供驅動差動訊號Sdf1且經由電阻R1耦接至系統電壓VDD；類似地，電晶體T8的閘極接收差動預驅動輸出訊號Spd2，電晶體T8的源極耦接至電晶體T6的汲極，電晶體T8的汲極提供驅動差動訊號Sdf2且經由電阻R2耦接至系統電壓VDD。
圖4B為依據本發明另一實施例的電流模式驅動器的電路示意圖，其可應用但不限於圖1所示之差動訊號傳輸器100。請參照圖1及圖4A，在本實施例中，電流模式驅動器120b包括電晶體T9~T11及電阻R3、R4。電晶體T9係作為一偏壓電流源，其中電晶體T9的閘極接收一偏壓Vbias2，電晶體T9的源極耦接系統電壓VDD。電晶體T10與T11係作為一差動輸入對，電晶體T10的閘極接收差動預驅動輸出訊號Spd1，電晶體T10的源極耦接至電晶體T9的汲極，電晶體T10的汲極提供驅動差動訊號Sdf1且 經由電阻R3耦接至接地電壓；類似地，電晶體T11的閘極接收差動預驅動輸出訊號Spd2，電晶體T11的源極耦接至電晶體T9的汲極，電晶體T11的汲極提供驅動差動訊號Sdf2且經由電阻R4耦接至接地電壓。值得注意的是，偏壓電流源不限於使用單一電晶體T6或T9，而可使用其他的偏壓電流源。類似地，差動輸入對，不限於使用電晶體T7與T8或T10與T11之連接方式與結構，而可使用其他的差動輸入對。此外，圖1所示之差動訊號傳輸器100中的電流模式驅動器120不限於使用圖4A與圖4B所示之電路，任何其他架構之電流模式驅動器120亦可作為電流模式驅動器120。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。
綜上所述，本發明實施例的預驅動器及其差動訊號傳輸器，其簡化預驅動器的電路設計，以降低預驅動器及其差動訊號傳輸器晶片化的晶片面積、預驅動器及其差動訊號傳輸器的訊號延遲(latency)、差動訊號的抖動(jitter)、以及預驅動器及其差動訊號傳輸器的電源消耗。並且，差動訊號的轉換不受製程、電壓及溫度的影響。
雖然本發明已以實施例揭露如上，然其並非用以限定 本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧差動訊號傳輸器
110、110a~110d‧‧‧預驅動器
120‧‧‧電流模式驅動器
210a~210d‧‧‧閂鎖電路
211、213、300a~300c‧‧‧閂鎖單元
211a、211b、213a、213b、301、302‧‧‧差動資料輸入端
211c、213c、303‧‧‧時脈輸入端
211d、211e、213d、213e、304、305‧‧‧差動資料輸出端
220‧‧‧驅動緩衝器
220a、220b‧‧‧緩衝輸入端
220c、220d‧‧‧緩衝輸出端
310a~310c‧‧‧閂鎖區塊
am1、am2‧‧‧反及閘
CK‧‧‧時脈訊號
CKB‧‧‧反相訊號
CS1‧‧‧電流源
GND‧‧‧接地電壓
I‧‧‧電流
in11、in21、in22、in31、in32、in41、in42‧‧‧反相器
OD1、OD2‧‧‧差動輸出端
or1、or2‧‧‧反或閘
R1~R4‧‧‧電阻
RST1、RST2、RST2B‧‧‧重置訊號
Sdata‧‧‧資料訊號
Sdf1、Sdf2‧‧‧驅動差動訊號
Sdfin1、Sdfin2‧‧‧差動輸入訊號
Sdfot1、Sdfot2‧‧‧差動輸出訊號
Sdl1、Sdl2‧‧‧差動閂鎖訊號
Sin‧‧‧輸入訊號
Sin1、Sin2‧‧‧差動訊號
Spd1、Spd2‧‧‧差動預驅動輸出訊號
T1~T11‧‧‧電晶體
Vbias1、Vbias2‧‧‧偏壓
VDD‧‧‧系統電壓
圖1為依據本發明一實施例的差動訊號傳輸器的系統示意圖。
圖2A為依據本發明一實施例的預驅動器的系統示意圖。
圖2B為依據本發明另一實施例的預驅動器的系統示意圖。
圖2C為依據本發明再一實施例的預驅動器的系統示意圖。
圖2D為依據本發明又一實施例的預驅動器的系統示意圖。
圖3A為依據本發明一實施例的閂鎖單元的電路示意圖。
圖3B為依據本發明另一實施例的閂鎖單元的電路示意圖。
圖3C為依據本發明再一實施例的閂鎖單元的電路示意圖。
圖4A為依據本發明一實施例的電流模式驅動器的電路示意圖。
圖4B為依據本發明另一實施例的電流模式驅動器的 電路示意圖。
100‧‧‧差動訊號傳輸器
110‧‧‧預驅動器
120‧‧‧電流模式驅動器
Sdf1、Sdf2‧‧‧驅動差動訊號
Sin‧‧‧輸入訊號
Spd1、Spd2‧‧‧差動預驅動輸出訊號

Claims (11)

  1. 一種預驅動器，包括：一閂鎖電路，包括：一至多個閂鎖單元，彼此相串接於一對差動輸入端與一對差動閂鎖端之間，用於經由該對差動輸入端接收一對差動輸入訊號，依據一時脈訊號來閂鎖該對差動輸入訊號，而於該對差動閂鎖端提供一對差動閂鎖訊號；一至多個第一反相器，彼此相串聯耦接於該對差動閂鎖端之一第一端與一對差動輸出端之一第一端之間；以及一至多個第二反相器，彼此相串聯耦接於該對差動閂鎖端之一第二端與該對差動輸出端之一第二端之間；以及一驅動緩衝器，其具有一對緩衝輸入端耦接至該閂鎖電路之該對差動輸出端以接收一對差動輸出訊號，以及依據該對差動輸出訊號，經由一對緩衝輸出端提供一對差動預驅動輸出訊號。
  2. 如申請專利範圍第1項所述之預驅動器，其中該一至多個第一反相器與該一至多個第二反相器係用於調整該對差動閂鎖訊號之一交叉點之位準以產生該對差動輸出訊號。
  3. 如申請專利範圍第1項所述之預驅動器，其中每一閂鎖單元具有一時脈輸入端，一對差動資料輸入端，以及一對差動資料輸出端， 該一至多個閂鎖單元當中之一第一者之該對差動資料輸入端係作為該對差動輸入端，該一至多個閂鎖單元當中除該第一者外之每一者之該對差動資料輸入端係耦接至前一閂鎖單元之該對差動資料輸出端，該一至多個閂鎖單元當中之一最末者之該對差動資料輸出端係作為該對差動閂鎖端，以及該一至多個閂鎖單元當中每一者之該時脈輸入端係接收該時脈訊號與該時脈訊號之一反相訊號當中之一者，以依據該時脈訊號或該反相訊號，閂鎖該對差動資料輸入端所接收之一對差動訊號，並由該對差動資料輸出端輸出經閂鎖之該對差動訊號。
  4. 如申請專利範圍第3項所述之預驅動器，其中該一至多個閂鎖單元當中每一者係包括：一電流源，經由該時脈輸入端以接收該時脈訊號或該時脈訊號之一反相訊號，以依據該時脈訊號或該反相訊號來提供一電流；一差動對，耦接至該電流源與該對差動資料輸出端之間，用於經由該對差動資料輸入端耦接至該對差動訊號；以及一閂鎖區塊，耦接於該對差動資料輸出端之一第一端及一第二端之間，用以閂鎖該差動資料輸出端的電壓準位，以產生經閂鎖之該對差動訊號。
  5. 如申請專利範圍第4項所述之預驅動器，其中該電 流源包括：一電晶體，其具有一第一端作為該時脈輸入端，一第二端耦接至一參考電壓，一第三端耦接至該差動對。
  6. 如申請專利範圍第4項所述之預驅動器，其中該差動對包括：一第一電晶體，其具有一第一端作為該對差動資料輸入端之一第一端，一第二端耦接至該電流源，以及一第三端耦接至該對差動資料輸出端之該第一端；以及一第二電晶體，其具有一第一端作為該對差動資料輸入端之一第二端，一第二端耦接至該電流源，以及一第三端耦接至該對差動資料輸出端之該第二端。
  7. 如申請專利範圍第4項所述之預驅動器，其中該閂鎖區塊包括：一第一反相器，其具有一輸入端耦接至該對差動資料輸出端之該第一端，一輸出端耦接至該對差動資料輸出端之該第二端；以及一第二反相器，其具有一輸入端耦接至該對差動資料輸出端之該第二端，一輸出端耦接至該對差動資料輸出端之該第一端。
  8. 如申請專利範圍第4項所述之預驅動器，其中該閂鎖區塊包括：一第一反及閘，其具有一第一輸入端耦接至該對差動資料輸出端之該第一端，一第二輸入端接收一系統電壓與一重置訊號當中之一者，以及一輸出端耦接至該對差動資 料輸出端之該第二端；以及一第二反及閘，其具有一第一輸入端耦接至該對差動資料輸出端之該第二端，一第二輸入端接收該系統電壓與該重置訊號當中之另一者，以及一輸出端耦接至該對差動資料輸出端之該第一端。
  9. 如申請專利範圍第4項所述之預驅動器，其中該第一閂鎖電路包括：一第一反或閘，其具有一第一輸入端耦接至該對差動資料輸出端之該第一端，一第二輸入端接收一接地電壓或一重置訊號當中之一者，以及一輸出端耦接至該對差動資料輸出端之該第二端；以及一第二反或閘，其具有一第一輸入端耦接至該對差動資料輸出端之該第二端，一第二輸入端接收該接地電壓或該重置訊號當中之另一者，以及一輸出端耦接至該對差動資料輸出端之該第一端。
  10. 如申請專利範圍第4項所述之預驅動器，更包括一反相器，用於將一資料訊號進行反相，其中經過反相之該資料訊號，與該資料訊號係作為該對差動輸入訊號。
  11. 一種差動訊號傳輸器，包括：申請專利範圍第1項所述之預驅動器；以及一電流模式驅動器，耦接至該預驅動器。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9264263B2 (en) * 2014-04-21 2016-02-16 Qualcomm Incorporated Serdes voltage-mode driver with skew correction
US9819789B2 (en) 2016-01-22 2017-11-14 1943596 Alberta Ltd. Anti-distracted driving systems and methods
US10476516B1 (en) * 2018-10-17 2019-11-12 Avago Technologies International Sales Pte Limited Pre-driver peaking technique for high-speed DACs
KR20210141061A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 클럭 래치 회로 및 이를 이용하는 클럭 생성 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508648A (en) * 1994-08-01 1996-04-16 Intel Corporation Differential latch circuit
US6377084B2 (en) * 1999-02-22 2002-04-23 Micron Technology, Inc. Pseudo-differential amplifiers
US7005893B1 (en) * 1999-07-19 2006-02-28 University Of Southern California High-performance clock-powered logic
US6819156B1 (en) * 2001-11-26 2004-11-16 Xilinx, Inc. High-speed differential flip-flop
US6980789B2 (en) * 2003-12-04 2005-12-27 Broadcom Corp. Divider module for use in an oscillation synthesizer
US7446576B2 (en) * 2005-09-30 2008-11-04 Slt Logics, Llc Output driver with slew rate control
US20080180139A1 (en) * 2007-01-29 2008-07-31 International Business Machines Corporation Cmos differential rail-to-rail latch circuits
US8643408B2 (en) * 2012-01-20 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Flip-flop circuit, frequency divider and frequency dividing method
US8730404B2 (en) * 2012-05-31 2014-05-20 Silicon Laboratories Inc. Providing a reset mechanism for a latch circuit

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