JP6328862B1 - 電源電圧に対する感度が制御されるリング発振器アーキテクチャ - Google Patents

電源電圧に対する感度が制御されるリング発振器アーキテクチャ Download PDF

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Abstract

リング発振器段の電源感度を制御するための方法及び装置が提供される。装置は、電源電圧（ｖｄｄ）に基づいてＰＭＯＳバイアスモジュール（６０４）のための第１のバイアス信号を及び電源電圧に基づいてＮＭＯＳバイアスモジュール（６０６）のための第２のバイアス信号を、電圧バイアスモジュール（６０８）を介して、生成することと、第１のバイアス信号に基づいて、反転モジュール（６０２）のトライオードＰＭＯＳ縮退に、ＰＭＯＳバイアスモジュールを介して、バイアスをかけることと、第２のバイアス信号に基づいて、反転モジュールのトライオードＮＭＯＳ縮退に、ＮＭＯＳバイアスモジュールを介して、バイアスをかけることと、反転モジュールを介して入力（ｉｎ）を受けることと、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、受けた入力の反転バージョン（ｏｕｔ）を、反転モジュールを介して、出力することとを行うように構成される。【選択図】 図６

Description

関連出願への相互参照
[0001]本願は、２０１５年３月１３日に出願された「RING OSCILLATOR ARCHITECTURE WITH CONTROLLED SENSITIVITY TO SUPPLY VOLTAGE」と題する米国特許出願第１４／７１１，１５８号の利益を主張し、これは、参照によって全体が本明細書に明確に組み込まれる。
[0002]本開示は一般に、通信システムに関し、より具体的には、いくつかの例は、リング発振器の電圧源感度（voltage supply sensitivity）を制御するための装置及び方法に関する。
[0003]ワイヤレスデバイス（例えば、セルラ電話又はスマートフォン）は、ワイヤレス通信システムとの双方向通信のためのデータを送信及び受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信の場合、送信機は、データで送信局部発振器（ＬＯ）信号を変調して、変調された無線周波数（ＲＦ）信号を取得し、この変調されたＲＦ信号を増幅して、所望の出力電力レベルを有する出力ＲＦ信号を取得し、アンテナを介して基地局にこの出力ＲＦ信号を送信し得る。データ受信の場合、受信機は、アンテナを介して受信ＲＦ信号を取得し、この受信ＲＦ信号を受信ＬＯ信号でダウンコンバートし、ダウンコンバートされた信号を処理して、基地局によって送られたデータを回復し得る。
[0004]ワイヤレスデバイスは、１つ又は複数の所望の周波数において１つ又は複数の発振器信号を生成するために１つ又は複数の発振器を含み得る。発振器信号は、送信機のための送信ＬＯ信号と、受信機のための受信ＬＯ信号とを生成するために使用され得る。発振器は、ワイヤレスデバイスが通信するワイヤレス通信システムの要件を満たすように発振器信号を生成するのに必要とされ得る。
[0005]位相ロックドループ（ＰＬＬ）で使用されるリング発振器は、不十分な電源電圧変動除去（poor power supply rejection）を有し得る。従って、ＰＬＬでのリング発振器の使用は、電源を調整（regulate）することで改善され得る。
[0006]更に、リング発振器は、電源検出のための電圧制御発振器（ＶＣＯ）ベースの量子化器で使用され得る。リング発振器は、電源電圧を周波数へ変換し得、その後デジタル化される。従って、高いデジタル解像度を達成するために、電源電圧に対する感度が極めて高いＶＣＯを実現することが望まれ得る。
[0007]本開示のある態様では、リング発振器段の電源感度（supply sensitivity）を制御するための方法及び装置が提供される。装置は、電源電圧に基づいてＰＭＯＳバイアスモジュールのための第１のバイアス信号を及び電源電圧に基づいてＮＭＯＳバイアスモジュールのための第２のバイアス信号を、電圧バイアスモジュールを介して、生成することと、第１のバイアス信号に基づいて、反転モジュールのトライオードＰＭＯＳ縮退（triode PMOS degeneration）に、ＰＭＯＳバイアスモジュールを介して、バイアスをかけることと、第２のバイアス信号に基づいて、反転モジュールのトライオードＮＭＯＳ縮退に、ＮＭＯＳバイアスモジュールを介して、バイアスをかけることと、反転モジュールを介して入力を受けることと、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、受けた入力の反転バージョンを、反転モジュールを介して、出力することとを行うように構成される。
[0008]別の態様では、リング発振器段の電源感度を制御するための方法は、電源電圧に基づいてＰＭＯＳバイアスモジュールのための第１のバイアス信号を及び電源電圧に基づいてＮＭＯＳバイアスモジュールのための第２のバイアス信号を、電圧バイアスモジュールを介して、生成することと、第１のバイアス信号に基づいて、反転モジュールのトライオードＰＭＯＳ縮退に、ＰＭＯＳバイアスモジュールを介して、バイアスをかけることと、第２のバイアス信号に基づいて、反転モジュールのトライオードＮＭＯＳ縮退に、ＮＭＯＳバイアスモジュールを介して、バイアスをかけることと、反転モジュールを介して入力を受けることと、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、受けた入力の反転バージョンを、反転モジュールを介して、出力することとを含む。
[0009]更なる態様では、リング発振器段の電源感度を制御するための装置は、入力を受け、受けた入力の反転バージョンを出力するための反転手段と、反転手段のトライオードＰＭＯＳ縮退にバイアスをかけるためのＰＭＯＳバイアス手段と、反転手段のトライオードＮＭＯＳ縮退にバイアスをかけるためのＮＭＯＳバイアス手段と、電源電圧に基づいてＰＭＯＳバイアス手段のための第１のバイアス信号を及び電源電圧に基づいてＮＭＯＳバイアス手段のための第２のバイアス信号を生成するための電圧バイアス手段とを含む。ＰＭＯＳバイアス手段は、第１のバイアス信号に基づいて、反転手段のトライオードＰＭＯＳ縮退にバイアスをかけるように構成される。ＮＭＯＳバイアス手段は、第２のバイアス信号に基づいて、反転手段のトライオードＮＭＯＳ縮退にバイアスをかけるように構成される。受けた入力の反転バージョンは、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、反転手段を介して出力される。
[0010]図１は、異なるワイヤレス通信システムと通信するワイヤレスデバイスを例示する。 [0011]図２は、ワイヤレスデバイスのブロック図である。 [0012]図３は、リング発振器の構造を例示する。 [0013]図４は、リング発振器の単一段のトランジスタレベルの概略図である。 [0014]図６は、電源電圧に対する感度が極めて高いリング発振器の単一段のモジュール図である。 [0015]図７は、図６の単一段のトランジスタレベルの概略図である。 [0016]図８は、リング発振器段の電源感度を制御するための方法のフローチャートである。
発明の詳細な説明
[0017]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図したものであり、本明細書において説明される概念が実践され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実践され得ることは当業者には明らかであろう。そのような概念を曖昧にしないために、いくつかの事例では、周知の構造及び構成要素はブロック図の形式で示される。「例示的」という用語は、「実例、事例、又は例示として提供される」を意味するために本明細書で使用される。「例示的」として本明細書で説明される任意の設計は、必ずしも、他の設計よりも好ましい又は有利であると解釈されるべきではない。
[0018]電気通信システムのいくつかの態様が、これより、様々な装置及び方法に関連して提示されるであろう。これらの装置及び方法は、以下の詳細な説明で説明され、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズム、等（総称して「要素」と呼ばれる）によって添付の図面で例示される。これらの要素は、電子ハードウェア、コンピュータソフトウェア、又はそれらの任意の組み合わせを使用して実施され得る。そのような要素がハードウェアとして実施されるかソフトウェアとして実施されるかは、特定の用途及びシステム全体に課される設計制約に依存する。
[0019]例として、１つの要素、又は１つの要素の任意の部分、又は複数の要素の任意の組み合わせは、１つ又は複数のプロセッサを含む「処理システム」を用いて実施され得る。プロセッサの例には、マイクロプロセッサ、マイクロコントローラ、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシン、ゲート論理、ディスクリートハードウェア回路、及び本開示全体を通して説明される様々な機能性を実行するように構成された他の好適なハードウェアが含まれる。処理システム内の１つ又は複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれても、それ以外の名称で呼ばれても、命令、命令のセット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、等を意味すると広く解釈されるものとする。
[0020]従って、１つ又は複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせで実施され得る。ソフトウェアで実施される場合、これらの機能は、コンピュータ読取可能な媒体上の１つ又は複数の命令又はコードとして記憶又は符号化され得る。コンピュータ読取可能な媒体はコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ読取可能な媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、電子的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスク（ＣＤ）ＲＯＭ（ＣＤ−ＲＯＭ）若しくは他の光ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス、又はデータ構造又は命令の形式で所望のプログラムコードを搬送又は記憶するために使用されることができ、かつコンピュータによってアクセスされることができる任意の他の媒体を備えることができる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、ＣＤ、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、及びフロッピー（登録商標）ディスクを含み、ここで、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
[0021]図１は、異なるワイヤレス通信システム１２０、１２２と通信するワイヤレスデバイス１１０を例示する図１００である。ワイヤレスシステム１２０，１２２は各々、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））システム、ロングタームエボリューション（ＬＴＥ（登録商標））システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、又は何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘ若しくはｃｄｍａ２０００、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）、又は何らかの他のバージョンのＣＤＭＡを実施し得る。ＴＤ−ＳＣＤＭＡは、ユニバーサル地上無線アクセス（ＵＴＲＡ）時分割複信（ＴＤＤ）１．２８Ｍｃｐｓオプション又は低チップレート（ＬＣＲ）とも呼ばれる。ＬＴＥは、周波数分割複信（ＦＤＤ）及び時分割複信（ＴＤＤ）の両方をサポートする。例えば、ワイヤレスシステム１２０は、ＧＳＭシステムであり得、ワイヤレスシステム１２２は、ＷＣＤＭＡシステムであり得る。別の例として、ワイヤレスシステム１２０は、ＬＴＥシステムであり得、ワイヤレスシステム１２２は、ＣＤＭＡシステムであり得る。
[0022]簡潔さのために、図１００は、１つの基地局１３０及び１つのシステムコントローラ１４０を含むワイヤレスシステム１２０と、１つの基地局１３２及び１つのシステムコントローラ１４２を含むワイヤレスシステム１２２とを示す。一般に、各ワイヤレスシステムは、任意の数の基地局と、任意のセットのネットワークエンティティを含み得る。各基地局は、その基地局のカバレッジ内のワイヤレスデバイスのための通信をサポートし得る。基地局は、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、トランシーバ基地局、無線基地局、無線トランシーバ、トランシーバ機能、基本サービスセット（ＢＳＳ）、拡張サービスセット（ＥＳＳ）、又は何らかの他の好適な専門用語でも呼ばれ得る。ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、モバイルデバイス、リモートデバイス、ワイヤレスデバイス、ワイヤレス通信デバイス、局、モバイル局、加入者局、モバイル加入者局、端末、モバイル端末、リモート端末、ワイヤレス端末、アクセス端末、クライアント、モバイルクライアント、モバイルユニット、加入者にニット、ワイヤレスユニット、リモートユニット、ハンドセット、ユーザエージェント、又は何らかの他の好適な用語でも呼ばれ得る。ワイヤレスデバイス１１０は、セルラ電話、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ（ＷＬＬ）局、又は何らかの他の同様に機能するデバイス、等であり得る。
[0023]ワイヤレスデバイス１１０は、ワイヤレスシステム１２０及び／又は１２２と通信する能力があり得る。ワイヤレスデバイス１１０はまた、ブロードキャスト局１３４のようなブロードキャスト局から信号を受信する能力があり得る。ワイヤレスデバイス１１０はまた、１つ又は複数の全地球的航法衛星システム（ＧＮＳＳ）における、衛星１５０のような衛星から信号を受信する能力があり得る。ワイヤレスデバイス１１０は、ＧＳＭ、ＷＣＤＭＡ、ｃｄｍａ２０００、ＬＴＥ、８０２．１１、等のようなワイヤレス通信のための１つ又は複数の無線技術をサポートし得る。「無線技術」、「無線アクセス技術」、「エアインターフェース」、及び「規格」という用語は、交換可能に使用され得る。
[0024]ワイヤレスデバイス１１０は、ダウンリンク及びアップリンクを介してワイヤレスシステムにおいて基地局と通信し得る。ダウンリンク（すなわち、順方向リンク）は、基地局からワイヤレスデバイスへの通信リンクを指し、アップリンク（すなわち、逆方向リンク）は、ワイヤレスデバイスから基地局への通信リンクを指す。ワイヤレスシステムは、ＴＤＤ及び／又はＦＤＤを利用し得る。ＴＤＤの場合、ダウンリンク及びアップリンクは、同じ周波数を共有し、ダウンリンク送信及びアップリンク送信は、異なる時間期間において同じ周波数上で送られ得る。ＦＤＤの場合、ダウンリンク及びアップリンクは、別々の周波数が割り当てられ得る。ダウンリンク送信は、ある周波数上で送られ得、アップリンク送信は、別の周波数上で送られ得る。ＴＤＤをサポートするいくつかの例示的な無線技術には、ＧＳＭ、ＬＴＥ、及びＴＤ−ＳＤＣＭＡが含まれる。ＦＤＤをサポートするいくつかの例示的な無線技術には、ＷＣＤＭＡ、ｃｄｍａ２０００、及びＬＴＥが含まれる。ワイヤレスデバイス１１０及び／又は基地局１３０、１３２は、例示的なリング発振器１６０を含み得る。例示的なリング発振器１６０が以下に提供される。
[0025]図２は、ワイヤレスデバイス１１０のような例示的なワイヤレスデバイスのブロック図２００である。ワイヤレスデバイスは、データプロセッサ／コントローラ２１０と、トランシーバ２１８と、アンテナ２９０とを含む。データプロセッサ／コントローラ２１０は、処理システムと呼ばれ得る。処理システムは、データプロセッサ／コントローラ２１０又はデータプロセッサ／コントローラ２１０及びメモリ２１６の両方を含み得る。トランシーバ２１８は、双方向通信をサポートする送信機２２０及び受信機２５０を含む。送信機２２０及び／又は受信機２５０は、スーパーヘテロダインアーキテクチャ又はダイレクト変換アーキテクチャで実施され得る。スーパーヘテロダインアーキテクチャでは、信号は、複数の段でＲＦとベースバンドとの間で、例えば、１つの段でＲＦから中間周波数（ＩＦ）に、その後、受信機のために別の段でＩＦからベースバンドに、周波数変換される。ゼロＩＦアーキテクチャとも呼ばれるダイレクトコンバージョンアーキテクチャでは、信号は、１つの段でＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダイン及びダイレクト変換アーキテクチャは、異なる回路ブロックを使用し得る、及び／又は、異なる要件を有し得る。図２に例示される例示的な設計では、送信機２２０及び受信機２５０は、ダイレクト変換アーキテクチャで実施される。
[0026]送信経路では、データプロセッサ／コントローラ２１０は、送信されることとなるデータを処理（例えば、符号化及び変調）し、このデータをデジタル／アナログ変換器（ＤＡＣ）２３０に供給し得る。ＤＡＣ２３０は、デジタル入力信号をアナログ出力信号に変換する。アナログ出力信号は、送信（ＴＸ）ベースバンド（ローパス）フィルタ２３２に供給され、これは、このアナログ出力信号をフィルタ処理して、ＤＡＣ２３０による先のデジタル／アナログ変換によって生じたイメージを取り除き得る。増幅器（ａｍｐ）２３４は、ＴＸベースバンドフィルタ２３２からの信号を増幅し、増幅されたベースバンド信号を供給し得る。アップコンバータ（ミキサ）２３６は、この増幅されたベースバンド信号と、ＴＸ ＬＯ信号発生器２７６からのＴＸ ＬＯ信号とを受け得る。アップコンバータ２３６は、ＴＸ ＬＯ信号で、増幅されたベースバンド信号をアップコンバートし、アップコンバートされた信号を供給し得る。フィルタ２３８は、アップコンバートされた信号をフィルタ処理して、周波数アップコンバートによって生じたイメージを取り除き得る。電力増幅器（ＰＡ）２４０は、フィルタ２３８からのフィルタ処理済みＲＦ信号を増幅して、所望の出力電力レベルを取得し、出力ＲＦ信号を供給する。出力ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。
[0027]ＦＤＤの場合、送信機２２０及び受信機２５０は、デュプレクサ２６４に結合され得、これは、送信機２２０のためのＴＸフィルタと受信機２５０のための受信（ＲＸ）フィルタとを含み得る。ＴＸフィルタは、送信帯域では信号成分を伝え、受信帯域では信号成分を減衰させるように出力ＲＦ信号をフィルタ処理し得る。ＴＤＤの場合、送信機２２０及び受信機２５０は、スイッチプレクサ２６４に結合され得る。スイッチプレクサ２６４は、アップリンク時間インターバル中、送信機２２０からの出力ＲＦ信号をアンテナ２９０に伝え得る。ＦＤＤ及びＴＤＤの両方とも、デュプレクサ／スイッチプレクサ２６４は、ワイヤレスチャネルを介した送信のために出力ＲＦ信号をアンテナ２９０に供給し得る。
[0028]受信経路では、アンテナ２９０は、基地局及び／又は他の送信機局によって送信された信号を受信することができ、受信ＲＦ信号を供給し得る。受信ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。ＦＤＤの場合、デュプレクサ２６４内のＲＸフィルタは、受信帯域では信号成分を伝え、送信帯域では信号成分を減衰させるように受信ＲＦ信号をフィルタ処理し得る。ＴＤＤの場合、スイッチプレクサ２６４は、ダウンリンク時間インターバル中、アンテナ２９０からの受信ＲＦ信号を受信機２５０に伝え得る。ＦＤＤ及びＴＤＤの両方とも、デュプレクサ／スイッチプレクサ２６４は、受信ＲＦ信号を受信機２５０に供給する。
[0029]受信機２５０内では、受信ＲＦ信号が、低ノイズ増幅器（ＬＮＡ）２５２によって増幅され、フィルタ２５４によってフィルタ処理されて、入力ＲＦ信号が取得され得る。ダウンコンバータ（ミキサ）２５６は、この入力ＲＦ信号と、ＲＸ ＬＯ信号発生器２８６からのＲＸ ＬＯ信号とを受け得る。ダウンコンバータ２５６は、ＲＸ ＬＯ信号で、入力ＲＦ信号をダウンコンバートし、ダウンコンバートされた信号を供給し得る。ダウンコンバートされた信号は、増幅器２５８によって増幅され、ＲＸベースバンド（ローパス）フィルタ２６０によって更にフィルタ処理されて、アナログ入力信号が取得され得る。ある態様では、例示的なベースバンドフィルタ１６０は、増幅器２５８及びＲＸベースバンドフィルタ２６０のうちの１つ又は複数によって実施され得る。アナログ入力信号は、アナログ／デジタル変換器（ＡＤＣ）２６２に供給される。ＡＤＣ２６２は、アナログ入力信号をデジタル出力信号に変換する。デジタル出力信号は、データプロセッサ／コントローラ２１０に供給される。
[0030]ＴＸ周波数シンセサイザ２７０は、ＴＸ位相ロックドループ（ＰＬＬ）２７２とＶＣＯ２７４とを含み得る。ＶＣＯ２７４は、所望の周波数でＴＸ ＶＣＯ信号を生成し得る。ＴＸ ＰＬＬ２７２は、データプロセッサ／コントローラ２１０からタイミング情報を受け、ＶＣＯ２７４のための制御信号を生成し得る。制御信号は、ＴＸ ＶＣＯ信号のための所望の周波数を取得するために、ＶＣＯ２７４の周波数及び／又は位相を調整し得る。ＴＸ周波数シンセサイザ２７０は、ＴＸ ＬＯ信号発生器２７６にＴＸ ＶＣＯ信号を供給する。ＴＸ ＬＯ信号発生器２７６は、ＴＸ周波数シンセサイザ２７０から受けたＴＸ ＶＣＯ信号に基づいて、ＴＸ ＬＯ信号を生成し得る。ある態様では、例示的なリング発振器１６０は、ＶＣＯ２７４によって実施され得る。
[0031]ＲＸ周波数シンセサイザ２８０は、ＲＸ ＰＬＬ２８２とＶＣＯ２８４とを含み得る。ＶＣＯ２８４は、所望の周波数でＲＸ ＶＣＯ信号を生成し得る。ＲＸ ＰＬＬ２８２は、データプロセッサ／コントローラ２１０からタイミング情報を受け、ＶＣＯ２８４のための制御信号を生成し得る。制御信号は、ＲＸ ＶＣＯ信号のための所望の周波数を取得するように、ＶＣＯ２８４の周波数及び／又は位相を調整し得る。ＲＸ周波数シンセサイザ２８０は、ＲＸ ＬＯ信号発生器２８６にＲＸ ＶＣＯ信号を供給する。ＲＸ ＬＯ信号発生器は、ＲＸ周波数シンセサイザ２８０から受けたＲＸ ＶＣＯ信号に基づいてＲＸ ＬＯ信号を生成し得る。ある態様では、例示的なリング発振器１６０は、ＶＣＯ２８４によって実施され得る。
[0032]ＬＯ信号発生器２７６、２８６は各々、分周器、バッファ、等を含み得る。ＬＯ信号発生器２７６、２８６は、それらが、それぞれＴＸ周波数シンセサイザ２７０及びＲＸ周波数シンセサイザ２８０によって供給される周波数を分周する場合、分周器と呼ばれ得る。ＰＬＬ２７２、２８２は各々、位相／周波数検出器、ループフィルタ、電荷ポンプ、分周器、等を含み得る。各ＶＣＯ信号及び各ＬＯ信号は、特定の基本周波数を有する周期信号であり得る。ＬＯ発生器２７６、２８６からのＴＸ ＬＯ信号及びＲＸ ＬＯ信号は、ＴＤＤの場合は同じ周波数を又はＦＤＤの場合は異なる周波数を有し得る。ＶＣＯ２７４、２８４からのＴＸ ＶＣＯ信号及びＲＸ ＶＣＯ信号は、（例えば、ＴＤＤの場合）同じ周波数を又は（例えば、ＦＤＤ又はＴＤＤの場合）異なる周波数を有し得る。
[0033]送信機２２０及び受信機２５０における信号の調節は、増幅器、フィルタ、アップコンバータ、ダウンコンバータ、等のうちの１つ又は複数の段によって実行され得る。これら回路は、図２に示される構成とは違って配列され得る。更に、図２に示されない他の回路もまた、送信機２２０及び受信機２５０において信号を調節するために使用され得る。例えば、インピーダンス整合回路が、ＰＡ２４０の出力に、ＬＮＡ２５２の入力に、アンテナ２９０とデュプレクサ／スイッチプレクサ２６４との間に、等に位置し得る。図２におけるいくつかの回路はまた、省略され得る。例えば、フィルタ２３８及び／又はフィルタ２５４が省略され得る。トランシーバ２１８の全体又は一部は、１つ又は複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等の上で実施され得る。例えば、送信機２２０におけるＴＸベースバンドフィルタ２３２からＰＡ２４０は、受信機２５０におけるＬＮＡ２５２からＲＸベースバンドフィルタ２６０、ＰＬＬ２７２、２８２、ＶＣＯ２７４、２８４、及びＬＯ信号発生器２７６、２８６は、ＲＦＩＣ上で実施され得る。ＰＡ２４０及び場合によっては他の回路はまた、別個のＩＣ又は回路モジュール上で実施され得る。
[0034]データプロセッサ／コントローラ２１０は、ワイヤレスデバイスのための様々な機能を実行し得る。例えば、データプロセッサ／コントローラ２１０は、送信機２２０を介して送信され、受信機２５０を介して受信されているデータについて処理を実行し得る。データプロセッサ／コントローラ２１０は、送信機２２０及び受信機２５０内の様々な回路の動作を制御し得る。メモリ２１２及び／又はメモリ２１６は、データプロセッサ／コントローラ２１０のためのプログラムコード及びデータを記憶し得る。メモリは、データプロセッサ／コントローラ２１０に内蔵され得る（例えば、メモリ２１２）か、又はデータプロセッサ／コントローラ２１０に外付けされ得る（例えば、メモリ２１６）。メモリは、コンピュータ読取可能な媒体とも呼ばれ得る。発振器２１４は、特定の周波数でＶＣＯ信号を生成し得る。クロック発生器２１５は、発振器２１４からＶＣＯ信号を受け得、データプロセッサ／コントローラ２１０及び／又はトランシーバ２１８内の様々なモジュールのためのクロック信号を生成し得る。データプロセッサ／コントローラ２１０は、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）及び／又は他のＩＣ上で実施され得る。
[0035]本開示は、リング発振器の電圧源感度を制御するための装置及び方法を提供する。
[0036]図３は、リング発振器３００の構造を例示する。一般に、リング発振器は、「真」値と「偽」値とを表す２つの電圧レベル間で出力が発振する奇数のＮＯＴゲートを含むデバイスである。（インバータ、遅延段、又は段とも呼ばれ得る）ＮＯＴゲートが、チェーン状に取り付けられ得、ここにおいて、最後のインバータの出力は、第１のインバータに返される。図３を参照すると、７段式リング発振器が示されている。しかしながら、本開示が任意の奇数の段を使用して実施され得ることが考慮されている。７段式リング発振器は、第１のインバータ３０２と、第２のインバータ３０４と、第３のインバータ３０６と、第４のインバータ３０８と、第５のインバータ３１０と、第６のインバータ３１２と、第７のインバータ３１４とを含む。第１のインバータ３０２の出力は、第２のインバータ３０４の入力に適用される。第２のインバータ３０４の出力は、第３のインバータ３０６の入力に適用される。第３のインバータ３０６の出力は、第４のインバータ３０８の入力に適用される。第４のインバータ３０８の出力は、第５のインバータ３１０の入力に適用される。第５のインバータ３１０の出力は、第６のインバータ３１２の入力に適用される。第６のインバータ３１２の出力は、第７のインバータ３１４の入力に適用される。第７のインバータ３１４の出力は、第１のインバータ３０２の入力に返される。７段式リング発振器のインバータの各々を通る破線の矢印は、それぞれのインバータが電源電圧ｖｄｄの関数としてチューニングされ得ることを示す。
[0037]図４は、リング発振器の単一段のトランジスタレベルの概略図４００である。例えば、単一段は、図３の第１のインバータ３０２、第２のインバータ３０４、第３のインバータ３０６、第４のインバータ３０８、第５のインバータ３１０、第６のインバータ３１２、又は第７のインバータ３１４のうちの１つに等しいだろう。単一段は、図４に示されるように、互いに結合された多数のＰＭＯＳトランジスタと多数のＮＭＯＳトランジスタとを含み得る。
[0038]図５は、電源電圧に対する感度が極めて高いリング発振器の単一段のトランジスタレベルの概略図５００である。例として、単一段は、図３の第１のインバータ３０２、第２のインバータ３０４、第３のインバータ３０６、第４のインバータ３０８、第５のインバータ３１０、第６のインバータ３１２、又は第７のインバータ３１４のうちの１つに等しいだろう。
[0039]ある態様では、単一段は、一次ＮＭＯＳトランジスタ５０４に結合された一次ＰＭＯＳトランジスタ５０２を含み得る。一次ＰＭＯＳトランジスタ５０２のゲート及び一次ＮＭＯＳトランジスタ５０４のゲートは、単一段の入力に結合され得る。一次ＰＭＯＳトランジスタ５０２のドレイン及び一次ＮＭＯＳトランジスタ５０４のドレインは、単一段の出力に結合され得る。
[0040]一次ＰＭＯＳトランジスタ５０２は、多数の二次ＰＭＯＳトランジスタ、例えば、第１の二次ＰＭＯＳトランジスタ５１２と、第２の二次ＰＭＯＳトランジスタ５１４と、第３の二次ＰＭＯＳトランジスタ５１６と、第４の二次ＰＭＯＳトランジスタ５１８とに結合され得る。例えば、一次ＰＭＯＳトランジスタ５０２のソースは、第１の二次ＰＭＯＳトランジスタ５１２のドレイン、第２の二次ＰＭＯＳトランジスタ５１４のドレイン、第３の二次ＰＭＯＳトランジスタ５１６のドレイン、及び第４の二次ＰＭＯＳトランジスタ５１８のドレインに結合され得る。更に、第１の二次ＰＭＯＳトランジスタ５１２のソース、第２の二次ＰＭＯＳトランジスタ５１４のソース、第３の二次ＰＭＯＳトランジスタ５１６のソース、及び第４の二次ＰＭＯＳトランジスタ５１８のソースは、それぞれのスイッチを介して電圧源（voltage source）ｖｄｄに結合され得る。ある態様では、第１の二次ＰＭＯＳトランジスタ５１２、第２の二次ＰＭＯＳトランジスタ５１４、第３の二次ＰＭＯＳトランジスタ５１６、及び第４の二次ＰＭＯＳトランジスタ５１８の各々の抵抗は、バイアスモジュール６０８からバイアス信号（biasing signal）Ｐ（ｖｄｄ）をそれぞれ受けることで、電源電圧（ｖｄｄ）の関数としてチューニングされ得る。第１の二次ＰＭＯＳトランジスタ５１２、第２の二次ＰＭＯＳトランジスタ５１４、第３の二次ＰＭＯＳトランジスタ５１６、及び第４の二次ＰＭＯＳトランジスタ５１８の各々は、それぞれのゲートノードを介してバイアス信号Ｐ（ｖｄｄ）を受け得る。
[0041]一次ＮＭＯＳトランジスタ５０４は、多数の二次ＮＭＯＳトランジスタ、例えば、第１の二次ＮＭＯＳトランジスタ５２２と、第２の二次ＮＭＯＳトランジスタ５２４と、第３の二次ＮＭＯＳトランジスタ５２６と、第４の二次ＮＭＯＳトランジスタ５２８とに結合され得る。例えば、一次ＮＭＯＳトランジスタ５０４のソースは、第１の二次ＮＭＯＳトランジスタ５２２のドレイン、第２の二次ＮＭＯＳトランジスタ５２４のドレイン、第３の二次ＮＭＯＳトランジスタ５２６のドレイン、及び第４の二次ＮＭＯＳトランジスタ５２８のドレインに結合され得る。更に、第１の二次ＮＭＯＳトランジスタ５２２のソース、第２の二次ＮＭＯＳトランジスタ５２４のソース、第３の二次ＮＭＯＳトランジスタ５２６のソース、及び第４の二次ＮＭＯＳトランジスタ５２８のソースは、それぞれのスイッチを介して接地ノードに結合され得る。ある態様では、第１の二次ＮＭＯＳトランジスタ５２２、第２の二次ＮＭＯＳトランジスタ５２４、第３の二次ＮＭＯＳトランジスタ５２６、及び第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、バイアスモジュールからバイアス信号Ｎ（ｖｄｄ）をそれぞれ受けることで、電源電圧（ｖｄｄ）の関数としてチューニングされ得る。第１の二次ＮＭＯＳトランジスタ５２２、第２の二次ＮＭＯＳトランジスタ５２４、第３の二次ＮＭＯＳトランジスタ５２６、及び第４の二次ＮＭＯＳトランジスタ５２８の各々は、それぞれのゲートノードを介してバイアス信号Ｎ（ｖｄｄ）を受け得る。
[0042]ある態様では、図５の電圧制御型トランジスタ（二次ＰＭＯＳトランジスタ５１２、５１４、５１６、５１８、及び二次ＮＭＯＳトランジスタ５２２、５２４、５２６、５２８）は、リング発振器の単一段についての縮退として使用され得、ここにおいて、電圧制御型トランジスタの各々の抵抗は、電源電圧（ｖｄｄ）の強い関数である。電圧制御型トランジスタは、ｖｄｄに対するリング発振器の感度を制御するためにｖｄｄの関数としてチューニングされ得る。故に、リング発振器は、電源電圧に対してより高い又はより低い感度にチューニングされることができる。リング発振器が電源電圧に対してより高い感度にチューニングされるケースでは、これは、電源変動（supply variation）をより容易に検出することができる。
[0043]図６は、電源電圧に対する感度が極めて高いリング発振器の単一段のモジュール図６００である。例として、単一段は、図３の第１のインバータ３０２、第２のインバータ３０４、第３のインバータ３０６、第４のインバータ３０８、第５のインバータ３１０、第６のインバータ３１２、又は第７のインバータ３１４のうちの１つに等しいだろう。図７は、図６の単一段のトランジスタレベルの概略図７００である。
[0044]図６及び７を参照すると、単一段は、反転モジュール６０２と、ＰＭＯＳバイアスモジュール６０４と、ＮＭＯＳバイアスモジュール６０６と、電圧バイアスモジュール６０８とを含む。ある態様では、電圧バイアスモジュールは、単一段のためのバイアス電圧を制御する。例えば、電圧バイアスモジュール６０８は、電源電圧（ｖｄｄ）に基づいてＰＭＯＳバイアスモジュール６０４のためのバイアス信号を生成し、このバイアス信号をＰＭＯＳバイアスモジュール６０４に送る。バイアス信号を受けると、ＰＭＯＳバイアスモジュール６０４は、反転モジュール６０２のトライオードＰＭＯＳ縮退にバイアスをかけ得る。別の例では、電圧バイアスモジュール６０８は、電源電圧（ｖｄｄ）に基づいてＮＭＯＳバイアスモジュール６０６のためのバイアス信号を生成し、このバイアス信号をＮＭＯＳバイアスモジュール６０６に送る。バイアス信号を受けると、ＮＭＯＳバイアスモジュール６０６は、反転モジュール６０２のトライオードＮＭＯＳ縮退にバイアスをかけ得る。次に、反転モジュール６０２は、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、受けた入力の反転バージョン（論理ＮＯＴ）を出力するように動作し得る。
[0045]ある態様では、図６及び７に示されるような単一段を実施することで、アクティブな高帯域バイアスがけが達成され得、これにより、電源電圧のより速い偏移及び／又は電源過渡電流（supply transient）に対する高速抵抗変化が可能になる。従って、そのような単一段を実施するリング発振器は、増加した電源感度を有するであろう。例えば、電源感度は、前のリング発振器設計と比較して（over）１〜３倍増加され得る。
[0046]依然として図６及び７を参照すると、反転モジュール６０２は、一次ＮＭＯＳトランジスタ５０４に結合された一次ＰＭＯＳトランジスタ５０２を含み得る。一次ＰＭＯＳトランジスタ５０２のゲート及び一次ＮＭＯＳトランジスタ５０４のゲートは、単一段の入力に結合され得る。一次ＰＭＯＳトランジスタ５０２のドレイン及び一次ＮＭＯＳトランジスタ５０４のドレインは、単一段の出力に結合され得る。
[0047]一次ＰＭＯＳトランジスタ５０２は、ＰＭＯＳバイアスモジュール６０４に結合され得る。ＰＭＯＳバイアスモジュール６０４は、多数の二次ＰＭＯＳトランジスタ、例えば、第１の二次ＰＭＯＳトランジスタ５１２と、第２の二次ＰＭＯＳトランジスタ５１４と、第３の二次ＰＭＯＳトランジスタ５１６と、第４の二次ＰＭＯＳトランジスタ５１８とを含み得る。一次ＰＭＯＳトランジスタ５０２のソースは、第１の二次ＰＭＯＳトランジスタ５１２のドレイン、第２の二次ＰＭＯＳトランジスタ５１４のドレイン、第３の二次ＰＭＯＳトランジスタ５１６のドレイン、及び第４の二次ＰＭＯＳトランジスタ５１８のドレインに結合され得る。更に、第１の二次ＰＭＯＳトランジスタ５１２のソース、第２の二次ＰＭＯＳトランジスタ５１４のソース、第３の二次ＰＭＯＳトランジスタ５１６のソース、及び第４の二次ＰＭＯＳトランジスタ５１８のソースは、それぞれのスイッチを介して電圧源ｖｄｄに結合され得る。第１の二次ＰＭＯＳトランジスタ５１２、第２の二次ＰＭＯＳトランジスタ５１４、第３の二次ＰＭＯＳトランジスタ５１６、及び第４の二次ＰＭＯＳトランジスタ５１８の各々の抵抗は、電圧バイアスモジュール６０８からバイアス信号をそれぞれ受けることで、電源電圧（ｖｄｄ）の関数としてチューニングされ得る。第１の二次ＰＭＯＳトランジスタ５１２、第２の二次ＰＭＯＳトランジスタ５１４、第３の二次ＰＭＯＳトランジスタ５１６、及び第４の二次ＰＭＯＳトランジスタ５１８の各々は、それぞれのゲートノードを介してバイアス信号を受け得る。
[0048]一次ＮＭＯＳトランジスタ５０４は、ＮＭＯＳバイアスモジュール６０６に結合され得る。ＮＭＯＳバイアスモジュール６０６は、多数の二次ＮＭＯＳトランジスタ、例えば、第１の二次ＮＭＯＳトランジスタ５２２と、第２の二次ＮＭＯＳトランジスタ５２４と、第３の二次ＮＭＯＳトランジスタ５２６と、第４の二次ＮＭＯＳトランジスタ５２８とを含み得る。一次ＮＭＯＳトランジスタ５０４のソースは、第１の二次ＮＭＯＳトランジスタ５２２のドレイン、第２の二次ＮＭＯＳトランジスタ５２４のドレイン、第３の二次ＮＭＯＳトランジスタ５２６のドレイン、及び第４の二次ＮＭＯＳトランジスタ５２８のドレインに結合され得る。更に、第１の二次ＮＭＯＳトランジスタ５２２のソース、第２の二次ＮＭＯＳトランジスタ５２４のソース、第３の二次ＮＭＯＳトランジスタ５２６のソース、及び第４の二次ＮＭＯＳトランジスタ５２８のソースは、それぞれのスイッチを介して、接地ノードに結合され得る。ある態様では、第１の二次ＮＭＯＳトランジスタ５２２、第２の二次ＮＭＯＳトランジスタ５２４、第３の二次ＮＭＯＳトランジスタ５２６、及び第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、電圧バイアスモジュール６０８からバイアス信号をそれぞれ受けることで、電源電圧（ｖｄｄ）の関数としてチューニングされ得る。第１の二次ＮＭＯＳトランジスタ５２２、第２の二次ＮＭＯＳトランジスタ５２４、第３の二次ＮＭＯＳトランジスタ５２６、及び第４の二次ＮＭＯＳトランジスタ５２８の各々は、それぞれのゲートノードを介してバイアス信号を受け得る。
[0049]電圧バイアスモジュール６０８は、第１のＰＭＯＳトランジスタ７０２と、第２のＰＭＯＳトランジスタ７０４と、ＮＭＯＳトランジスタ７０６と、電流源Ｉｂｉａｓとを含み得る。第１のＰＭＯＳトランジスタ７０２のドレインは、ＮＭＯＳトランジスタ７０６のドレインに結合される。第１のＰＭＯＳトランジスタ７０２のドレインは、第１の二次ＰＭＯＳトランジスタ５１２のゲート、第２の二次ＰＭＯＳトランジスタ５１４のゲート、第３の二次ＰＭＯＳトランジスタ５１６のゲート、及び第４の二次ＰＭＯＳトランジスタ５１８のゲートに更に結合される。第１のＰＭＯＳトランジスタ７０２のソースは、電源電圧（ｖｄｄ）に結合される。第１のＰＭＯＳトランジスタ７０２のゲートは、第２のＰＭＯＳトランジスタ７０４のゲートに結合される。
[0050]第２のＰＭＯＳトランジスタ７０４のソースは、電源電圧（ｖｄｄ）に結合される。第２のＰＭＯＳトランジスタ７０４のドレインは、電流源Ｉｂｉａｓの第１のノード及びＮＭＯＳトランジスタ７０６のゲートに結合される。第２のＰＭＯＳトランジスタ７０４のドレインは、第２のＰＭＯＳトランジスタ７０４のゲートに更に結合される。
[0051]ＮＭＯＳトランジスタ７０６のドレインは、第１のＰＭＯＳトランジスタ７０２のドレインに結合される。ＮＭＯＳトランジスタ７０６のドレインは、第１の二次ＰＭＯＳトランジスタ５１２のゲート、第２の二次ＰＭＯＳトランジスタ５１４のゲート、第３の二次ＰＭＯＳトランジスタ５１６のゲート、及び第４の二次ＰＭＯＳトランジスタ５１８のゲートに更に結合される。ＮＭＯＳトランジスタ７０６のソースは、接地ノードに結合される。ＮＭＯＳトランジスタ７０６のゲートは、電流源Ｉｂｉａｓの第１のノードに結合される。ＮＭＯＳトランジスタ７０６のゲートは、第１の二次ＮＭＯＳトランジスタ５２２のゲート、第２の二次ＮＭＯＳトランジスタ５２４のゲート、第３の二次ＮＭＯＳトランジスタ５２６のゲート、及び第４の二次ＮＭＯＳトランジスタ５２８のゲートに更に結合される。
[0052]電流源Ｉｂｉａｓの第１のノードは、第２のＰＭＯＳトランジスタ７０４のドレイン及びＮＭＯＳトランジスタ７０６のゲートに結合される。電流源Ｉｂｉａｓの第２のノードは、接地ノードに結合される。
[0053]ある態様では、図６及び７に示されるような段を実施するリング発振器は、ドループ検出器システムで展開され得る。上述したように、段内で電圧制御型トランジスタを使用する本開示のリング発振器は、より良好な電源感度を達成する。電源感度は、前のリング発振器設計と比べて、２０％の電力低減を伴って４０％増加し得る。従って、従来のドループ検出器設計が１７．１ｍＶの分解能を有し得るのに対して、本開示のリング発振器を実施するドループ検出器システムの分解能は、１１．９ｍＶに低下し得る。
[0054]図８は、リング発振器段の電源感度を制御するための方法のフローチャートである。方法は、装置（例えば、リング発振器１６０又は図６及び７のリング発振器段）によって実行され得る。
[0055]ブロック８０２において、装置は、電源電圧に基づいて、ＰＭＯＳバイアスモジュールのための第１のバイアス信号を、電圧バイアスモジュールを介して、生成する。装置は、電源電圧に基づいてＮＭＯＳバイアスモジュールのための第２のバイアス信号を、電圧バイアスモジュールを介して、更に生成する。
[0056]ブロック８０４において、装置は、第１のバイアス信号に基づいて、反転モジュールのトライオードＰＭＯＳ縮退に、ＰＭＯＳバイアスモジュールを介して、バイアスをかける。ブロック８０６において、装置は、第２のバイアス信号に基づいて、反転モジュールのトライオードＮＭＯＳ縮退に、ＮＭＯＳバイアスモジュールを介して、バイアスをかける。
[0057]ブロック８０８において、装置は、反転モジュールを介して入力を受ける。その後、装置は、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、受けた入力の反転バージョンを、反転モジュールを介して、出力する。
[0058]ある態様では、反転モジュールは、一次ＰＭＯＳトランジスタと、一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタとを含む。一次ＰＭＯＳトランジスタのゲート及び一次ＮＭＯＳトランジスタのゲートは、リング発振器段の入力に結合される。一次ＰＭＯＳトランジスタのドレイン及び一次ＮＭＯＳトランジスタのドレインは、リング発振器段の出力に結合される。
[0059]更なる態様では、ＰＭＯＳバイアスモジュールは、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを含む。一次ＰＭＯＳトランジスタのソースは、第１の二次ＰＭＯＳトランジスタのドレイン、第２の二次ＰＭＯＳトランジスタのドレイン、第３の二次ＰＭＯＳトランジスタのドレイン、及び第４の二次ＰＭＯＳトランジスタのドレインに結合される。第１の二次ＰＭＯＳトランジスタのソース、第２の二次ＰＭＯＳトランジスタのソース、第３の二次ＰＭＯＳトランジスタのソース、及び第４の二次ＰＭＯＳトランジスタのソースは、電源電圧に結合される。第１の二次ＰＭＯＳトランジスタ、第２の二次ＰＭＯＳトランジスタ、第３の二次ＰＭＯＳトランジスタ、及び第４の二次ＰＭＯＳトランジスタの各々の抵抗は、電圧バイアスモジュールから第１のバイアス信号をそれぞれ受けることで、電源電圧に基づいて制御される。第１の二次ＰＭＯＳトランジスタ、第２の二次ＰＭＯＳトランジスタ、第３の二次ＰＭＯＳトランジスタ、及び第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して第１のバイアス信号を受ける。
[0060]別の態様では、ＮＭＯＳバイアスモジュールは、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを含む。一次ＮＭＯＳトランジスタのソースは、第１の二次ＮＭＯＳトランジスタのドレイン、第２の二次ＮＭＯＳトランジスタのドレイン、第３の二次ＮＭＯＳトランジスタのドレイン、及び第４の二次ＮＭＯＳトランジスタのドレインに結合される。第１の二次ＮＭＯＳトランジスタのソース、第２の二次ＮＭＯＳトランジスタのソース、第３の二次ＮＭＯＳトランジスタのソース、及び第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合される。第１の二次ＮＭＯＳトランジスタ、第２の二次ＮＭＯＳトランジスタ、第３の二次ＮＭＯＳトランジスタ、及び第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、電圧バイアスモジュールから第２のバイアス信号をそれぞれ受けることで、電源電圧に基づいて制御される。第１の二次ＮＭＯＳトランジスタ、第２の二次ＮＭＯＳトランジスタ、第３の二次ＮＭＯＳトランジスタ、及び第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して第２のバイアス信号を受ける。
[0061]ある態様では、電圧バイアスモジュールは、第１の三次ＰＭＯＳトランジスタと、第２の三次ＰＭＯＳトランジスタと、三次ＮＭＯＳトランジスタと、電流源とを含む。第１の三次ＰＭＯＳトランジスタのドレインは、三次ＮＭＯＳトランジスタのドレインに結合され、第１の二次ＰＭＯＳトランジスタのゲート、第２の二次ＰＭＯＳトランジスタのゲート、第３の二次ＰＭＯＳトランジスタのゲート、及び第４の二次ＰＭＯＳトランジスタのゲートに結合される。第１の三次ＰＭＯＳトランジスタのソースは、電源電圧に結合される。第１の三次ＰＭＯＳトランジスタのゲートは、第２の三次ＰＭＯＳトランジスタのゲートに結合される。
[0062]更なる態様では、第２の三次ＰＭＯＳトランジスタのソースは、電源電圧に結合される。第２の三次ＰＭＯＳトランジスタのドレインは、電流源の第１のノード及び三次ＮＭＯＳトランジスタのゲートに結合され、第２の三次ＰＭＯＳトランジスタのゲートに結合される。
[0063]別の態様では、三次ＮＭＯＳトランジスタのドレインは、第１の三次ＰＭＯＳトランジスタのドレインに結合され、第１の二次ＰＭＯＳトランジスタのゲート、第２の二次ＰＭＯＳトランジスタのゲート、第３の二次ＰＭＯＳトランジスタのゲート、及び第４の二次ＰＭＯＳトランジスタのゲートに結合される。三次ＮＭＯＳトランジスタのソースは、接地ノードに結合される。三次ＮＭＯＳトランジスタのゲートは、電流源の第１のノードに結合され、第１の二次ＮＭＯＳトランジスタのゲート、第２の二次ＮＭＯＳトランジスタのゲート、第３の二次ＮＭＯＳトランジスタのゲート、及び第４の二次ＮＭＯＳトランジスタのゲートに結合される。
[0064]ある態様では、電流源の第１のノードは、第２の三次ＰＭＯＳトランジスタのドレイン及び三次ＮＭＯＳトランジスタのゲートに結合される。電流源の第２のノードは、接地ノードに結合される。
[0065]図６及び７を再度参照して、装置（例えば、リング発振器１６０又は図６及び７のリング発振器段）は、反転モジュール６０２、ＰＭＯＳバイアスモジュール６０４、ＮＭＯＳバイアスモジュール６０６、電圧バイアスモジュール６０８、及びそれぞれのモジュールに対応する上述した回路素子のうちの１つ又は複数を含み得る。装置は、入力を受け、受けた入力の反転バージョンを出力するための反転手段を含む。装置は、反転手段のトライオードＰＭＯＳ縮退にバイアスをかけるためのＰＭＯＳバイアス手段と、反転手段のトライオードＮＭＯＳ縮退にバイアスをかけるためのＮＭＯＳバイアス手段とを更に含む。装置はまた、電源電圧に基づいてＰＭＯＳバイアス手段のための第１のバイアス信号を及び電源電圧に基づいてＮＭＯＳバイアス手段のための第２のバイアス信号を生成するための電圧バイアス手段を含む。ＰＭＯＳバイアス手段は、第１のバイアス信号に基づいて、反転手段のトライオードＰＭＯＳ縮退にバイアスをかけるように構成される。ＮＭＯＳバイアス手段は、第２のバイアス信号に基づいて、反転手段のトライオードＮＭＯＳ縮退にバイアスをかけるように構成される。受けた入力の反転バージョンは、バイアスがかけられたトライオードＮＭＯＳ縮退とバイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、反転手段を介して、出力される。前述の手段は、前述の手段によって記載の機能を実行するように構成された反転モジュール６０２、ＰＭＯＳバイアスモジュール６０４、ＮＭＯＳバイアスモジュール６０６、電圧バイアスモジュール６０８、それぞれのモジュールに対応する回路素子、データプロセッサ／コントローラ２１０、コンピュータ読取可能な媒体、すなわち、メモリ２１２、及び／又はコンピュータ読取可能な媒体、すなわち、メモリ２１６、のうちの１つ又は複数であり得る。
[0066]開示されたプロセスにおけるステップの特定の順序又は階層が例示的なアプローチの一例であることは理解されるべきである。設計の選好に基づいて、これらのプロセスにおけるステップの特定の順序又は階層が並べ替えられ得ることは理解される。更に、いくつかのステップは組み合されるか又は省略され得る。添付の方法の請求項は、様々なステップの要素を１つの例示的な順序で示し、提示された特定の順序又は階層に限定されることは意味されない。
[0067]先の説明は、当業者が本明細書で説明される様々な態様を実践することを可能にするために提供される。これらの態様に対する様々な修正は、当業者には容易に明らかとなり、本明細書において定義された包括的な原理は、他の態様に適用され得る。従って、特許請求の範囲は、本明細書に示された態様に限定されることが意図されたものではなく、特許請求の範囲における文言と一致する全範囲が付与されるべきものであり、ここにおいて、単数形の要素への参照は、別途明記されていない限り、「１つ及び１つのみ」を意味することを意図しておらず、むしろ「１つ又は複数」を意味する。別途明記されていない限り、「何らかの／いくつかの」という用語は、１つ又は複数を指す。当業者に知られているか又は後に知られることとなる、本開示全体にわたって説明された様々な態様の要素と構造的及び機能的に同等なものは全て、参照によって本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図されている。更に、本明細書におけるどの開示も、そのような開示が特許請求の範囲に明示的に記載されているかどうかに関わらず、公衆に献呈されることを意図するものではない。いずれの請求項の要素も、その要素が「〜ための手段」という表現を使用して明記されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
リング発振器段の電源感度を制御するための装置であって、
受けた入力の反転バージョンを出力するように構成された反転モジュールと、
前記反転モジュールのトライオードＰＭＯＳ縮退にバイアスをかけるように構成されたＰＭＯＳバイアスモジュールと、
前記反転モジュールのトライオードＮＭＯＳ縮退にバイアスをかけるように構成されたＮＭＯＳバイアスモジュールと、
電源電圧に基づいて前記ＰＭＯＳバイアスモジュールのための第１のバイアス信号を、及び前記電源電圧に基づいて前記ＮＭＯＳバイアスモジュールのための第２のバイアス信号を生成するように構成された電圧バイアスモジュールと
を備え、
前記ＰＭＯＳバイアスモジュールは、前記第１のバイアス信号に基づいて、前記反転モジュールの前記トライオードＰＭＯＳ縮退にバイアスをかけ、
前記ＮＭＯＳバイアスモジュールは、前記第２のバイアス信号に基づいて、前記反転モジュールの前記トライオードＮＭＯＳ縮退にバイアスをかけ、
前記反転モジュールは、前記バイアスがかけられたトライオードＮＭＯＳ縮退と前記バイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、前記受けた入力の前記反転バージョンを出力する、
装置。
［Ｃ２］
前記反転モジュールは、
一次ＰＭＯＳトランジスタと、
前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
を備え、
前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
Ｃ１に記載の装置。
［Ｃ３］
前記ＰＭＯＳバイアスモジュールは、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
Ｃ２に記載の装置。
［Ｃ４］
前記ＮＭＯＳバイアスモジュールは、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
Ｃ３に記載の装置。
［Ｃ５］
前記電圧バイアスモジュールは、
第１の三次ＰＭＯＳトランジスタと、第２の三次ＰＭＯＳトランジスタと、三次ＮＭＯＳトランジスタと、電流源と
を備え、
前記第１の三次ＰＭＯＳトランジスタのドレインは、前記三次ＮＭＯＳトランジスタのドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記第１の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の三次ＰＭＯＳトランジスタのゲートは、前記第２の三次ＰＭＯＳトランジスタのゲートに結合される、
Ｃ４に記載の装置。
［Ｃ６］
前記第２の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第２の三次ＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記三次ＮＭＯＳトランジスタのゲートに結合され、前記第２の三次ＰＭＯＳトランジスタの前記ゲートに結合される、
Ｃ５に記載の装置。
［Ｃ７］
前記三次ＮＭＯＳトランジスタのドレインは、前記第１の三次ＰＭＯＳトランジスタの前記ドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記三次ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
前記三次ＮＭＯＳトランジスタのゲートは、前記電流源の前記第１のノードに結合され、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
Ｃ６に記載の装置。
［Ｃ８］
前記電流源の前記第１のノードは、前記第２の三次ＰＭＯＳトランジスタの前記ドレイン及び前記三次ＮＭＯＳトランジスタの前記ゲートに結合され、
前記電流源の第２のノードは、前記接地ノードに結合される、
Ｃ７に記載の装置。
［Ｃ９］
リング発振器段の電源感度を制御するための方法であって、
電源電圧に基づいてＰＭＯＳバイアスモジュールのための第１のバイアス信号を、及び前記電源電圧に基づいてＮＭＯＳバイアスモジュールのための第２のバイアス信号を、電圧バイアスモジュールを介して、生成することと、
前記第１のバイアス信号に基づいて、前記反転モジュールのトライオードＰＭＯＳ縮退に、前記ＰＭＯＳバイアスモジュールを介して、バイアスをかけることと、
前記第２のバイアス信号に基づいて、前記反転モジュールのトライオードＮＭＯＳ縮退に、前記ＮＭＯＳバイアスモジュールを介して、バイアスをかけることと、
反転モジュールを介して入力を受けることと、
前記バイアスがかけられたトライオードＮＭＯＳ縮退と前記バイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、前記受けた入力の反転バージョンを、前記反転モジュールを介して、出力することと
を備える方法。
［Ｃ１０］
前記反転モジュールは、
一次ＰＭＯＳトランジスタと、
前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
を備え、
前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
Ｃ９に記載の方法。
［Ｃ１１］
前記ＰＭＯＳバイアスモジュールは、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
Ｃ１０に記載の方法。
［Ｃ１２］
前記ＮＭＯＳバイアスモジュールは、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
Ｃ１１に記載の方法。
［Ｃ１３］
前記電圧バイアスモジュールは、
第１の三次ＰＭＯＳトランジスタと、第２の三次ＰＭＯＳトランジスタと、三次ＮＭＯＳトランジスタと、電流源とを備え、
前記第１の三次ＰＭＯＳトランジスタのドレインは、前記三次ＮＭＯＳトランジスタのドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記第１の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の三次ＰＭＯＳトランジスタのゲートは、前記第２の三次ＰＭＯＳトランジスタのゲートに結合される、
Ｃ１２に記載の方法。
［Ｃ１４］
前記第２の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第２の三次ＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記三次ＮＭＯＳトランジスタのゲートに結合され、前記第２の三次ＰＭＯＳトランジスタの前記ゲートに結合される、
Ｃ１３に記載の方法。
［Ｃ１５］
前記三次ＮＭＯＳトランジスタのドレインは、前記第１の三次ＰＭＯＳトランジスタの前記ドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記三次ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
前記三次ＮＭＯＳトランジスタのゲートは、前記電流源の前記第１のノードに結合され、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
Ｃ１４に記載の方法。
［Ｃ１６］
前記電流源の前記第１のノードは、前記第２の三次ＰＭＯＳトランジスタの前記ドレイン及び前記三次ＮＭＯＳトランジスタの前記ゲートに結合され、
前記電流源の第２のノードは、前記接地ノードに結合される、
Ｃ１５に記載の方法。
［Ｃ１７］
リング発振器段の電源感度を制御するための装置であって、
入力を受け、前記受けた入力の反転バージョンを出力するための反転手段と、
前記反転手段のトライオードＰＭＯＳ縮退にバイアスをかけるためのＰＭＯＳバイアス手段と、
前記反転手段のトライオードＮＭＯＳ縮退にバイアスをかけるためのＮＭＯＳバイアス手段と、
電源電圧に基づいて前記ＰＭＯＳバイアス手段のための第１のバイアス信号を及び前記電源電圧に基づいて前記ＮＭＯＳバイアス手段のための第２のバイアス信号を生成するための電圧バイアス手段と
を備え、
前記ＰＭＯＳバイアス手段は、前記第１のバイアス信号に基づいて、前記反転手段の前記トライオードＰＭＯＳ縮退にバイアスをかけるように構成され、
前記ＮＭＯＳバイアス手段は、前記第２のバイアス信号に基づいて、前記反転手段の前記トライオードＮＭＯＳ縮退にバイアスをかけるように構成され、
前記受けた入力の前記反転バージョンは、前記バイアスがかけられたトライオードＮＭＯＳ縮退と前記バイアスがかけられたトライオードＰＭＯＳ縮退とに基づいて、前記反転手段を介して、出力される、
装置。
［Ｃ１８］
前記反転手段は、
一次ＰＭＯＳトランジスタと、
前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
を備え、
前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
Ｃ１７に記載の装置。
［Ｃ１９］
前記ＰＭＯＳバイアス手段は、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
Ｃ１８に記載の装置。
［Ｃ２０］
前記ＮＭＯＳバイアス手段は、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタ５２８の各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
Ｃ１９に記載の装置。
［Ｃ２１］
前記電圧バイアス手段は、
第１の三次ＰＭＯＳトランジスタと、第２の三次ＰＭＯＳトランジスタと、三次ＮＭＯＳトランジスタと、電流源とを備え、
前記第１の三次ＰＭＯＳトランジスタのドレインは、前記三次ＮＭＯＳトランジスタのドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記第１の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第１の三次ＰＭＯＳトランジスタのゲートは、前記第２の三次ＰＭＯＳトランジスタのゲートに結合される、
Ｃ２０に記載の装置。
［Ｃ２２］
前記第２の三次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
前記第２の三次ＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記三次ＮＭＯＳトランジスタのゲートに結合され、前記第２の三次ＰＭＯＳトランジスタの前記ゲートに結合される、
Ｃ２１に記載の装置。
［Ｃ２３］
前記三次ＮＭＯＳトランジスタのドレインは、前記第１の三次ＰＭＯＳトランジスタの前記ドレインに結合され、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
前記三次ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
前記三次ＮＭＯＳトランジスタのゲートは、前記電流源の前記第１のノードに結合され、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
Ｃ２２に記載の装置。
［Ｃ２４］
前記電流源の前記第１のノードは、前記第２の三次ＰＭＯＳトランジスタの前記ドレイン及び前記三次ＮＭＯＳトランジスタの前記ゲートに結合され、
前記電流源の第２のノードは、前記接地ノードに結合される、
Ｃ２３に記載の装置。

Claims (26)

  1. リング発振器段の電源感度を制御するための装置であって、
    受けた入力の反転バージョンを出力するように構成された反転モジュールと、
    前記反転モジュールに結合され、第１のバイアス信号に基づいてチューニング可能な抵抗を有する少なくとも１つの要素を備えるＰＭＯＳバイアスモジュールと、
    前記反転モジュールに結合され、第２のバイアス信号に基づいてチューニング可能な抵抗を有する少なくとも１つの要素を備えるＮＭＯＳバイアスモジュールと、
    電源電圧に基づいて前記ＰＭＯＳバイアスモジュールのための前記第１のバイアス信号を、及び前記電源電圧に基づいて前記ＮＭＯＳバイアスモジュールのための前記第２のバイアス信号を生成するように構成された電圧バイアスモジュールと
    を備え、前記電圧バイアスモジュールは、第１のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、電流源とを備え、前記第１のＰＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタのドレインに、及び前記ＰＭＯＳバイアスモジュールに結合され、前記ＮＭＯＳトランジスタのゲートは、前記ＮＭＯＳバイアスモジュールに結合され、前記第１のＰＭＯＳトランジスタのゲートは、前記第２のＰＭＯＳトランジスタのゲートに結合され、
    前記第１のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第２のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第２のＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記ＮＭＯＳトランジスタの前記ゲートに結合され、及び前記第２のＰＭＯＳトランジスタの前記ゲートに結合され、
    前記ＰＭＯＳバイアスモジュールは、前記第１のバイアス信号に基づいて、前記反転モジュールにバイアスをかけ、
    前記ＮＭＯＳバイアスモジュールは、前記第２のバイアス信号に基づいて、前記反転モジュールにバイアスをかけ、
    前記反転モジュールは、前記ＮＭＯＳバイアスモジュールバイアスと前記ＰＭＯＳバイアスモジュールバイアスとに基づいて、前記受けた入力の前記反転バージョンを出力する、
    装置。
  2. 前記反転モジュールは、
    一次ＰＭＯＳトランジスタと、
    前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
    を備え、
    前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
    前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
    請求項１に記載の装置。
  3. 前記ＰＭＯＳバイアスモジュールは、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
    前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
    請求項２に記載の装置。
  4. 前記ＮＭＯＳバイアスモジュールは、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
    前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
    請求項３に記載の装置。
  5. 前記第１のＰＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合される、
    請求項４に記載の装置。
  6. 前記ＮＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
    前記ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
    前記ＮＭＯＳトランジスタの前記ゲートは、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
    請求項５に記載の装置。
  7. 前記電流源の第２のノードは、前記接地ノードに結合される、
    請求項６に記載の装置。
  8. 前記電源感度は、前記ＰＭＯＳバイアスモジュールの前記少なくとも１つの要素の前記チューニングされた抵抗と、前記ＮＭＯＳバイアスモジュールの前記少なくとも１つの要素の前記チューニングされた抵抗とに少なくとも部分的に基づく、請求項１に記載の装置。
  9. 前記ＰＭＯＳバイアスモジュールの前記少なくとも１つの要素及び前記ＮＭＯＳバイアスモジュールの前記少なくとも１つの要素は、前記反転モジュールに縮退を提供する、請求項１に記載の装置。
  10. 前記ＰＭＯＳバイアスモジュール及び前記ＮＭＯＳバイアスモジュールは各々、チューニング可能な抵抗を有する複数の要素を備え、前記複数の要素の各々は、スイッチと直列にトランジスタを備える、請求項１に記載の装置。
  11. 前記電流源の第２のノードは、前記ＮＭＯＳトランジスタのソースに結合される、請求項１に記載の装置。
  12. 前記第１のＮＭＯＳトランジスタの前記ソースは、前記ＰＭＯＳバイアスモジュール中の１つ以上のスイッチに更に結合され、前記ＮＭＯＳトランジスタの前記ソースは、前記ＮＭＯＳバイアスモジュール中の１つ以上のスイッチに更に結合される、請求項１１に記載の装置。
  13. リング発振器段の電源感度を制御するための方法であって、
    電源電圧に基づいてＰＭＯＳバイアスモジュールのための第１のバイアス信号を、及び前記電源電圧に基づいてＮＭＯＳバイアスモジュールのための第２のバイアス信号を、電圧バイアスモジュールを介して、生成することと、前記第１のバイアス信号は、前記電圧バイアスモジュール中のＮＭＯＳトランジスタのドレイン及び第１のＰＭＯＳトランジスタのドレインが結合される先のノードから供給され、前記第２のバイアス信号は、前記ＮＭＯＳトランジスタのゲートに結合されたノードから供給され、前記第１のＰＭＯＳトランジスタの前記ドレインは、前記第１のＰＭＯＳトランジスタのゲートに接続されておらず、
    前記電圧バイアスモジュールは、第２のＰＭＯＳトランジスタ及び電流源を更に備え、前記第１のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、前記第１のＰＭＯＳトランジスタの前記ゲートは、前記第２のＰＭＯＳトランジスタのゲートに結合され、
    前記第２のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第２のＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記ＮＭＯＳトランジスタの前記ゲートに結合され、前記第２のＰＭＯＳトランジスタの前記ゲートに結合される、
    前記第１のバイアス信号に基づいて、前記ＰＭＯＳバイアスモジュールの少なくとも１つの要素の抵抗をチューニングすることと、
    前記第２のバイアス信号に基づいて、前記ＮＭＯＳバイアスモジュールの少なくとも１つの要素の抵抗をチューニングすることと、
    前記ＰＭＯＳバイアスモジュールの前記少なくとも１つの要素の前記チューニングされた抵抗に基づいて、反転モジュールのＰＭＯＳ縮退に、前記ＰＭＯＳバイアスモジュールを介して、バイアスをかけることと、
    前記ＮＭＯＳバイアスモジュールの前記少なくとも１つの要素の前記チューニングされた抵抗に基づいて、前記反転モジュールのＮＭＯＳ縮退に、前記ＮＭＯＳバイアスモジュールを介して、バイアスをかけることと、
    前記反転モジュールを介して入力を受けることと、
    前記ＮＭＯＳ縮退と前記ＰＭＯＳ縮退とに基づいて、前記受けた入力の反転バージョンを、前記反転モジュールを介して、出力することと
    を備える方法。
  14. 前記反転モジュールは、
    一次ＰＭＯＳトランジスタと、
    前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
    を備え、
    前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
    前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
    請求項１３に記載の方法。
  15. 前記ＰＭＯＳバイアスモジュールは、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
    前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
    請求項１４に記載の方法。
  16. 前記ＮＭＯＳバイアスモジュールは、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
    前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
    請求項１５に記載の方法。
  17. 前記第１のＰＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合される、
    請求項１６に記載の方法。
  18. 前記ＮＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
    前記ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
    前記ＮＭＯＳトランジスタの前記ゲートは、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
    請求項１７に記載の方法。
  19. 前記電流源の第２のノードは、前記接地ノードに結合される、
    請求項１８に記載の方法。
  20. リング発振器段の電源感度を制御するための装置であって、
    入力を受け、前記受けた入力の反転バージョンを出力するための反転手段と、
    前記反転手段のＰＭＯＳ縮退にバイアスをかけるためのＰＭＯＳバイアス手段と、前記ＰＭＯＳバイアス手段は、第１のバイアス信号に基づいて、前記ＰＭＯＳバイアス手段の抵抗をチューニングするための手段を備える、
    前記反転手段のＮＭＯＳ縮退にバイアスをかけるためのＮＭＯＳバイアス手段と、前記ＮＭＯＳバイアス手段は、第２のバイアス信号に基づいて、前記ＮＭＯＳバイアス手段の抵抗をチューニングするための手段を備える、
    電源電圧に基づいて前記ＰＭＯＳバイアス手段のための前記第１のバイアス信号を及び前記電源電圧に基づいて前記ＮＭＯＳバイアス手段のための前記第２のバイアス信号を生成するための電圧バイアス手段と
    を備え、前記電圧バイアス手段は、第１のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、電流源を備える電流を供給するための手段を備え、前記第１のＰＭＯＳトランジスタのドレインは、前記ＮＭＯＳトランジスタのドレインに、及び前記ＰＭＯＳバイアス手段に結合され、前記ＮＭＯＳトランジスタのゲートは、前記ＮＭＯＳバイアス手段に結合され、前記ＮＭＯＳトランジスタのソースは、前記電流を供給するための手段に結合され、
    前記第１のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、前記第１のＰＭＯＳトランジスタの前記ゲートは、前記第２のＰＭＯＳトランジスタのゲートに結合され、
    前記第２のＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第２のＰＭＯＳトランジスタのドレインは、前記電流源の第１のノード及び前記ＮＭＯＳトランジスタの前記ゲートに結合され、前記第２のＰＭＯＳトランジスタの前記ゲートに結合され、
    前記受けた入力の前記反転バージョンは、前記バイアスがかけられたＮＭＯＳ縮退と前記バイアスがかけられたＰＭＯＳ縮退とに基づいて、前記反転手段を介して、出力される、
    装置。
  21. 前記反転手段は、
    一次ＰＭＯＳトランジスタと、
    前記一次ＰＭＯＳトランジスタに結合された一次ＮＭＯＳトランジスタと
    を備え、
    前記一次ＰＭＯＳトランジスタのゲート及び前記一次ＮＭＯＳトランジスタのゲートは、前記リング発振器段の入力に結合され、
    前記一次ＰＭＯＳトランジスタのドレイン及び前記一次ＮＭＯＳトランジスタのドレインは、前記リング発振器段の出力に結合される、
    請求項２０に記載の装置。
  22. 前記ＰＭＯＳバイアス手段は、第１の二次ＰＭＯＳトランジスタと、第２の二次ＰＭＯＳトランジスタと、第３の二次ＰＭＯＳトランジスタと、第４の二次ＰＭＯＳトランジスタとを備え、
    前記一次ＰＭＯＳトランジスタのソースは、前記第１の二次ＰＭＯＳトランジスタのドレイン、前記第２の二次ＰＭＯＳトランジスタのドレイン、前記第３の二次ＰＭＯＳトランジスタのドレイン、及び前記第４の二次ＰＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＰＭＯＳトランジスタのソース、前記第２の二次ＰＭＯＳトランジスタのソース、前記第３の二次ＰＭＯＳトランジスタのソース、及び前記第４の二次ＰＭＯＳトランジスタのソースは、前記電源電圧に結合され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々の抵抗は、前記電圧バイアスモジュールから前記第１のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＰＭＯＳトランジスタ、前記第２の二次ＰＭＯＳトランジスタ、前記第３の二次ＰＭＯＳトランジスタ、及び前記第４の二次ＰＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第１のバイアス信号を受ける、
    請求項２１に記載の装置。
  23. 前記ＮＭＯＳバイアス手段は、第１の二次ＮＭＯＳトランジスタと、第２の二次ＮＭＯＳトランジスタと、第３の二次ＮＭＯＳトランジスタと、第４の二次ＮＭＯＳトランジスタとを備え、
    前記一次ＮＭＯＳトランジスタのソースは、前記第１の二次ＮＭＯＳトランジスタのドレイン、前記第２の二次ＮＭＯＳトランジスタのドレイン、前記第３の二次ＮＭＯＳトランジスタのドレイン、及び前記第４の二次ＮＭＯＳトランジスタのドレインに結合され、
    前記第１の二次ＮＭＯＳトランジスタのソース、前記第２の二次ＮＭＯＳトランジスタのソース、前記第３の二次ＮＭＯＳトランジスタのソース、及び前記第４の二次ＮＭＯＳトランジスタのソースは、接地ノードに結合され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々の抵抗は、電圧バイアスモジュールから前記第２のバイアス信号をそれぞれ受けることで、前記電源電圧に基づいて制御され、
    前記第１の二次ＮＭＯＳトランジスタ、前記第２の二次ＮＭＯＳトランジスタ、前記第３の二次ＮＭＯＳトランジスタ、及び前記第４の二次ＮＭＯＳトランジスタの各々は、それぞれのゲートノードを介して前記第２のバイアス信号を受ける、
    請求項２２に記載の装置。
  24. 前記第１のＰＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合される、
    請求項２３に記載の装置。
  25. 前記ＮＭＯＳトランジスタの前記ドレインは、前記第１の二次ＰＭＯＳトランジスタの前記ゲート、前記第２の二次ＰＭＯＳトランジスタの前記ゲート、前記第３の二次ＰＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＰＭＯＳトランジスタの前記ゲートに結合され、
    前記ＮＭＯＳトランジスタのソースは、前記接地ノードに結合され、
    前記ＮＭＯＳトランジスタのゲートは、前記第１の二次ＮＭＯＳトランジスタの前記ゲート、前記第２の二次ＮＭＯＳトランジスタの前記ゲート、前記第３の二次ＮＭＯＳトランジスタの前記ゲート、及び前記第４の二次ＮＭＯＳトランジスタの前記ゲートに結合される、
    請求項２１に記載の装置。
  26. 前記電流源の第２のノードは、前記接地ノードに結合される、
    請求項２５に記載の装置。
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