JP3263213B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明はリング発振回路発振周波
数を制御する入力コントロール回路を構成する半導体集
積回路に関する。
数を制御する入力コントロール回路を構成する半導体集
積回路に関する。
【０００２】
【従来の技術】図３は従来のリング発振回路及びその入
力コントロール回路の構成を示すものである。この図に
おいて、リング発振回路３８はＣＭＯＳインバータのリ
ング発振器で構成されており、ＣＭＯＳインバータはＰ
ＭＯＳＦＥＴ２個とＮＭＯＳＦＥＴ２個とが直列に接続
され、リング発振回路３８は、このＣＭＯＳインバータ
が奇数段接続されて構成される。ここでは、ＰＭＯＳＦ
ＥＴ３９，４２及びＮＭＯＳＦＥＴ４５，４８からなる
ＣＭＯＳインバータと、ＰＭＯＳＦＥＴ４０，４３及び
ＮＭＯＳＦＥＴ４６，４９からなるＣＭＯＳインバータ
と、ＰＭＯＳＦＥＴ４１，４４及びＮＭＯＳＦＥＴ４
７，５０からなるＣＭＯＳインバータとを含む奇数段の
ＣＭＯＳインバータによってリング発振回路３８が構成
されている。
力コントロール回路の構成を示すものである。この図に
おいて、リング発振回路３８はＣＭＯＳインバータのリ
ング発振器で構成されており、ＣＭＯＳインバータはＰ
ＭＯＳＦＥＴ２個とＮＭＯＳＦＥＴ２個とが直列に接続
され、リング発振回路３８は、このＣＭＯＳインバータ
が奇数段接続されて構成される。ここでは、ＰＭＯＳＦ
ＥＴ３９，４２及びＮＭＯＳＦＥＴ４５，４８からなる
ＣＭＯＳインバータと、ＰＭＯＳＦＥＴ４０，４３及び
ＮＭＯＳＦＥＴ４６，４９からなるＣＭＯＳインバータ
と、ＰＭＯＳＦＥＴ４１，４４及びＮＭＯＳＦＥＴ４
７，５０からなるＣＭＯＳインバータとを含む奇数段の
ＣＭＯＳインバータによってリング発振回路３８が構成
されている。
【０００３】入力コントロール回路３７は、ＰＭＯＳＦ
ＥＴ３１，３２とＮＭＯＳＦＥＴ３４，３５とから構成
されており、ＮＭＯＳＦＥＴ３４のゲートに制御電圧Ｖ
inが印加されている。このＮＭＯＳＦＥＴ３４のドレイ
ンはＰＭＯＳＦＥＴ３１のドレインに接続されており、
このＰＭＯＳＦＥＴ３１のドレインは同ゲートと共通に
接続され、カレントミラー回路の電流入力部を構成して
いる。ＰＭＯＳＦＥＴ３２はそのゲートがＰＭＯＳＦＥ
Ｔ３１のゲートと共通に接続されており、そのカレント
ミラー回路の電流出力部を構成している。このカレント
ミラー回路の電流出力部は前述したリング発振回路３８
のＰＭＯＳトランジスタ３９，４０，…，４１によって
も構成されている。ＰＭＯＳＦＥＴ３２のドレインはＮ
ＭＯＳＦＥＴ３５のドレインと共通に接続されており、
このＮＭＯＳＦＥＴ３５のドレインは同ゲートと共通に
接続され、上記とは別のカレントミラー回路のカレント
ミラー回路の電流入力部を構成している。このカレント
ミラー回路は前述したリング発振器３８のＮＭＯＳトラ
ンジスタ４８〜５０もその電流出力部を構成する。
ＥＴ３１，３２とＮＭＯＳＦＥＴ３４，３５とから構成
されており、ＮＭＯＳＦＥＴ３４のゲートに制御電圧Ｖ
inが印加されている。このＮＭＯＳＦＥＴ３４のドレイ
ンはＰＭＯＳＦＥＴ３１のドレインに接続されており、
このＰＭＯＳＦＥＴ３１のドレインは同ゲートと共通に
接続され、カレントミラー回路の電流入力部を構成して
いる。ＰＭＯＳＦＥＴ３２はそのゲートがＰＭＯＳＦＥ
Ｔ３１のゲートと共通に接続されており、そのカレント
ミラー回路の電流出力部を構成している。このカレント
ミラー回路の電流出力部は前述したリング発振回路３８
のＰＭＯＳトランジスタ３９，４０，…，４１によって
も構成されている。ＰＭＯＳＦＥＴ３２のドレインはＮ
ＭＯＳＦＥＴ３５のドレインと共通に接続されており、
このＮＭＯＳＦＥＴ３５のドレインは同ゲートと共通に
接続され、上記とは別のカレントミラー回路のカレント
ミラー回路の電流入力部を構成している。このカレント
ミラー回路は前述したリング発振器３８のＮＭＯＳトラ
ンジスタ４８〜５０もその電流出力部を構成する。
【０００４】このような構成において、入力コントロー
ル回路３７に流れる電流に比例した電流ＩP ，ＩN がリ
ング発振回路３８のＣＭＯＳインバータに流れ、発振周
波数が制御されることとなる。すなわち、その電流が大
きいほど発振周波数を高くすることができる。
ル回路３７に流れる電流に比例した電流ＩP ，ＩN がリ
ング発振回路３８のＣＭＯＳインバータに流れ、発振周
波数が制御されることとなる。すなわち、その電流が大
きいほど発振周波数を高くすることができる。
【０００５】しかしながら、上記従来の入力コントロー
ル回路にあっては、製造工程におけるＭＯＳＦＥＴのチ
ャネル長のバラツキにより、個々の製品によって入力コ
ントロール回路に流れる電流が異なってしまい、リング
発振回路のＣＭＯＳインバータに流れる電流にも違いが
出てしまう。さらには、トランジスタのチャネル長が異
なると、ＣＭＯＳインバータのゲート入力容量も変わっ
てしまう。チャネル長が短くなるとＣＭＯＳインバータ
の電流が大きくなり、リング発振回路の発振周波数を高
くする。さらに、ＣＭＯＳインバータのゲート容量が減
少すると、充電が短時間となるためにこれもリング発振
回路の発振周波数を高くするように働く。
ル回路にあっては、製造工程におけるＭＯＳＦＥＴのチ
ャネル長のバラツキにより、個々の製品によって入力コ
ントロール回路に流れる電流が異なってしまい、リング
発振回路のＣＭＯＳインバータに流れる電流にも違いが
出てしまう。さらには、トランジスタのチャネル長が異
なると、ＣＭＯＳインバータのゲート入力容量も変わっ
てしまう。チャネル長が短くなるとＣＭＯＳインバータ
の電流が大きくなり、リング発振回路の発振周波数を高
くする。さらに、ＣＭＯＳインバータのゲート容量が減
少すると、充電が短時間となるためにこれもリング発振
回路の発振周波数を高くするように働く。
【０００６】したがって、ＭＯＳＦＥＴのチャネル長の
バラツキは、ＣＭＯＳインバータに流れる電流値を変化
させる効果とＣＭＯＳインバータの負荷容量とを変化さ
せる、という二重の効果を与え、個々の製品によってリ
ング発振回路の発振周波数がより異なってしまうという
問題がある。
バラツキは、ＣＭＯＳインバータに流れる電流値を変化
させる効果とＣＭＯＳインバータの負荷容量とを変化さ
せる、という二重の効果を与え、個々の製品によってリ
ング発振回路の発振周波数がより異なってしまうという
問題がある。
【０００７】
【発明が解決しようとする課題】以上説明したように、
ＣＭＯＳＦＥＴで構成した従来のリング発振回路にあっ
ては、製造工程のバラツキによりトランジスタのチャネ
ル長が異なると、リング発振回路のＣＭＯＳインバータ
に流れる電流と負荷容量とが変わるため、個々の製品に
より発振周波数が大きく異なるという問題があった。
ＣＭＯＳＦＥＴで構成した従来のリング発振回路にあっ
ては、製造工程のバラツキによりトランジスタのチャネ
ル長が異なると、リング発振回路のＣＭＯＳインバータ
に流れる電流と負荷容量とが変わるため、個々の製品に
より発振周波数が大きく異なるという問題があった。
【０００８】そこで、本発明は、上記事情に鑑みてなさ
れたもので、その目的とするところは、ＭＯＳトランジ
スタのチャネル長やチャネル幅がばらついてもリング発
振回路の発振周波数のばらつきは小さくなるように動作
するリング発振回路の入力コントロール回路を構成する
半導体集積回路を提供することにある。
れたもので、その目的とするところは、ＭＯＳトランジ
スタのチャネル長やチャネル幅がばらついてもリング発
振回路の発振周波数のばらつきは小さくなるように動作
するリング発振回路の入力コントロール回路を構成する
半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
によるリング発振回路の入力コントロール回路は、制御
電圧が印加される第１のＮＭＯＳトランジスタと、前記
第１のＮＭＯＳトランジスタのドレインにそのドレイン
が接続され、第１のカレントミラー回路の電流入力部を
成す第１のＰＭＯＳトランジスタと、前記第１のカレン
トミラー回路の電流出力部を成す第２のＰＭＯＳトラン
ジスタと、該第２のＰＭＯＳトランジスタのドレインに
そのドレインが接続され、第２のカレントミラー回路の
電流入力部を成す第２のＮＭＯＳトランジスタと、前記
リング発振回路と共に前記第２のカレントミラー回路の
電流出力部を成す第３のＮＭＯＳトランジスタと、前記
３のＮＭＯＳトランジスタのドレインにそのドレインが
接続され、前記リング発振回路を電流出力部とする第３
のカレントミラー回路の電流入力部を成す第３のＰＭＯ
Ｓトランジスタとを備え、前記第１のＮＭＯＳトランジ
スタ及び前記第２のＰＭＯＳトランジスタは、前記第
２、第３のＮＭＯＳトランジスタ及び前記第１、第３の
ＰＭＯＳトランジスタにおけるチャネル長製造誤差では
その静特性が影響されない程度のチャネル長を有し、か
つ該チャネル長の大きさにより減少する電流を補償可能
な程度に大きなチャネル幅を有することを特徴とする。
によるリング発振回路の入力コントロール回路は、制御
電圧が印加される第１のＮＭＯＳトランジスタと、前記
第１のＮＭＯＳトランジスタのドレインにそのドレイン
が接続され、第１のカレントミラー回路の電流入力部を
成す第１のＰＭＯＳトランジスタと、前記第１のカレン
トミラー回路の電流出力部を成す第２のＰＭＯＳトラン
ジスタと、該第２のＰＭＯＳトランジスタのドレインに
そのドレインが接続され、第２のカレントミラー回路の
電流入力部を成す第２のＮＭＯＳトランジスタと、前記
リング発振回路と共に前記第２のカレントミラー回路の
電流出力部を成す第３のＮＭＯＳトランジスタと、前記
３のＮＭＯＳトランジスタのドレインにそのドレインが
接続され、前記リング発振回路を電流出力部とする第３
のカレントミラー回路の電流入力部を成す第３のＰＭＯ
Ｓトランジスタとを備え、前記第１のＮＭＯＳトランジ
スタ及び前記第２のＰＭＯＳトランジスタは、前記第
２、第３のＮＭＯＳトランジスタ及び前記第１、第３の
ＰＭＯＳトランジスタにおけるチャネル長製造誤差では
その静特性が影響されない程度のチャネル長を有し、か
つ該チャネル長の大きさにより減少する電流を補償可能
な程度に大きなチャネル幅を有することを特徴とする。
【００１０】本発明に係る別の入力コントロール回路
は、制御電圧が印加される第１のＰＭＯＳトランジスタ
と、前記第１のＰＭＯＳトランジスタのドレインにその
ドレインが接続され、第１のカレントミラー回路の電流
入力部を成す第１のＮＭＯＳトランジスタと、前記第１
のカレントミラー回路の電流出力部を成す第２のＮＭＯ
Ｓトランジスタと、該第２のＮＭＯＳトランジスタのド
レインにそのドレインが接続され、第２のカレントミラ
ー回路の電流入力部を成す第２のＰＭＯＳトランジスタ
と、前記リング発振回路と共に前記第２のカレントミラ
ー回路の電流出力部を成す第３のＰＭＯＳトランジスタ
と、前記３のＰＭＯＳトランジスタのドレインにそのド
レインが接続され、前記リング発振回路を電流出力部と
する第３のカレントミラー回路の電流入力部を成す第３
のＮＭＯＳトランジスタとを備え、前記第１のＰＭＯＳ
トランジスタ及び前記第２のＮＭＯＳトランジスタは、
前記第２、第３のＰＭＯＳトランジスタ及び前記第１、
第３のＮＭＯＳトランジスタにおけるチャネル長製造誤
差ではその静特性が影響されない程度のチャネル長を有
し、かつ該チャネル長の大きさにより減少する電流を補
償可能な程度に大きなチャネル幅を有することを特徴と
している。
は、制御電圧が印加される第１のＰＭＯＳトランジスタ
と、前記第１のＰＭＯＳトランジスタのドレインにその
ドレインが接続され、第１のカレントミラー回路の電流
入力部を成す第１のＮＭＯＳトランジスタと、前記第１
のカレントミラー回路の電流出力部を成す第２のＮＭＯ
Ｓトランジスタと、該第２のＮＭＯＳトランジスタのド
レインにそのドレインが接続され、第２のカレントミラ
ー回路の電流入力部を成す第２のＰＭＯＳトランジスタ
と、前記リング発振回路と共に前記第２のカレントミラ
ー回路の電流出力部を成す第３のＰＭＯＳトランジスタ
と、前記３のＰＭＯＳトランジスタのドレインにそのド
レインが接続され、前記リング発振回路を電流出力部と
する第３のカレントミラー回路の電流入力部を成す第３
のＮＭＯＳトランジスタとを備え、前記第１のＰＭＯＳ
トランジスタ及び前記第２のＮＭＯＳトランジスタは、
前記第２、第３のＰＭＯＳトランジスタ及び前記第１、
第３のＮＭＯＳトランジスタにおけるチャネル長製造誤
差ではその静特性が影響されない程度のチャネル長を有
し、かつ該チャネル長の大きさにより減少する電流を補
償可能な程度に大きなチャネル幅を有することを特徴と
している。
【００１１】
【作用】このように構成された本発明のリング発振回路
の入力コントロール回路によれば、第１のＮＭＯＳトラ
ンジスタ及び第２のＰＭＯＳトランジスタのチャネル長
を、他のトランジスタの製造時のバラツキによって、そ
の静特性が影響されにくいものとして大きくし、かつそ
のチャネル長の大きさ故に減少する電流を補償可能な程
度にそれらのトランジスタのチャネル幅を大きくしてお
くようにしたことから、ＭＯＳトランジスタのチャネル
長やチャネル幅がばらついてもリング発振回路の発振周
波数のばらつきを小さくすることができる。
の入力コントロール回路によれば、第１のＮＭＯＳトラ
ンジスタ及び第２のＰＭＯＳトランジスタのチャネル長
を、他のトランジスタの製造時のバラツキによって、そ
の静特性が影響されにくいものとして大きくし、かつそ
のチャネル長の大きさ故に減少する電流を補償可能な程
度にそれらのトランジスタのチャネル幅を大きくしてお
くようにしたことから、ＭＯＳトランジスタのチャネル
長やチャネル幅がばらついてもリング発振回路の発振周
波数のばらつきを小さくすることができる。
【００１２】すなわち、ＭＯＳトランジスタのチャネル
長が短くなったときには第３のＰＭＯＳトランジスタの
ゲート電圧が上昇し、第２のＮＭＯＳトランジスタのゲ
ート電圧が下降する。よって、第３のＰＭＯＳトランジ
スタのゲート電圧をリング発振回路のコントロール用Ｐ
ＭＯＳトランジスタのゲートに接続し、第２のＮＭＯＳ
トランジスタのゲート電圧をリング発振回路のコントロ
ール用ＮＭＯＳトランジスタのゲートに接続すれば、リ
ング発振回路のＣＭＯＳインバータに流れる電流は減少
するので、リング発振回路の発振周波数が高くなるのを
抑制できる。また、逆にトランジスタのチャネル長が長
くなった場合には、リング発振回路の入力コントロール
回路の第３のＰＭＯＳＦＥＴのゲート電圧は下降し、第
２のＮＭＯＳＦＥＴのゲート電圧は上昇する。よって、
リング発振回路のＣＭＯＳインバータに流れる電流が増
大し、リング発振回路の発振周波数が下がることを防止
できる。
長が短くなったときには第３のＰＭＯＳトランジスタの
ゲート電圧が上昇し、第２のＮＭＯＳトランジスタのゲ
ート電圧が下降する。よって、第３のＰＭＯＳトランジ
スタのゲート電圧をリング発振回路のコントロール用Ｐ
ＭＯＳトランジスタのゲートに接続し、第２のＮＭＯＳ
トランジスタのゲート電圧をリング発振回路のコントロ
ール用ＮＭＯＳトランジスタのゲートに接続すれば、リ
ング発振回路のＣＭＯＳインバータに流れる電流は減少
するので、リング発振回路の発振周波数が高くなるのを
抑制できる。また、逆にトランジスタのチャネル長が長
くなった場合には、リング発振回路の入力コントロール
回路の第３のＰＭＯＳＦＥＴのゲート電圧は下降し、第
２のＮＭＯＳＦＥＴのゲート電圧は上昇する。よって、
リング発振回路のＣＭＯＳインバータに流れる電流が増
大し、リング発振回路の発振周波数が下がることを防止
できる。
【００１３】これにより、製造時にトランジスタのチャ
ネル長がばらついても、リング発振回路の発振周波数に
は、その影響を受けにくく、製品の歩留まりが向上す
る。
ネル長がばらついても、リング発振回路の発振周波数に
は、その影響を受けにくく、製品の歩留まりが向上す
る。
【００１４】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の第１実施例に係るリング
発振回路及びその入力コントロール回路の構成を示すも
のである。リング発振回路８は上記従来の構成と同様の
もので、奇数段のＣＭＯＳインバータから構成されてい
る。ここでは、ＰＭＯＳＦＥＴ９，１２及びＮＭＯＳＦ
ＥＴ１５，１８からなるＣＭＯＳインバータと、ＰＭＯ
ＳＦＥＴ１０，１３及びＮＭＯＳＦＥＴ１６，１９から
なるＣＭＯＳインバータと、ＰＭＯＳＦＥＴ１１，１４
及びＮＭＯＳＦＥＴ１７，２０からなるＣＭＯＳインバ
ータとを含む奇数段のＣＭＯＳインバータによってリン
グ発振回路８は構成されている。
つつ説明する。図１は本発明の第１実施例に係るリング
発振回路及びその入力コントロール回路の構成を示すも
のである。リング発振回路８は上記従来の構成と同様の
もので、奇数段のＣＭＯＳインバータから構成されてい
る。ここでは、ＰＭＯＳＦＥＴ９，１２及びＮＭＯＳＦ
ＥＴ１５，１８からなるＣＭＯＳインバータと、ＰＭＯ
ＳＦＥＴ１０，１３及びＮＭＯＳＦＥＴ１６，１９から
なるＣＭＯＳインバータと、ＰＭＯＳＦＥＴ１１，１４
及びＮＭＯＳＦＥＴ１７，２０からなるＣＭＯＳインバ
ータとを含む奇数段のＣＭＯＳインバータによってリン
グ発振回路８は構成されている。
【００１５】入力コントロール回路７は、第１、第２、
第３のＰＭＯＳＦＥＴ１，２，３と、第１、第２、第３
のＮＭＯＳＦＥＴ４，５，６とから構成されている。こ
こでは、制御電圧Ｖinは第１のＮＭＯＳＦＥＴ４のゲー
トに印加されており、この第１のＮＭＯＳＦＥＴ４のド
レインと第１のＰＭＯＳＦＥＴ１のドレインとは共通に
接続されている。この第１のＰＭＯＳＦＥＴ１のゲー
ト、ドレインはダイオード接続され、第１のカレントミ
ラー回路の電流入力部を構成している。第２のＰＭＯＳ
ＦＥＴ２のゲートは第１のＰＭＯＳＦＥＴ１のゲートと
共通に接続されて当該第１のカレントミラー回路の電流
出力部を構成している。この第２のＰＭＯＳＦＥＴ２の
ドレインと第２のＮＭＯＳＦＥＴ５のドレインとは共通
に接続されており、この第２のＮＭＯＳＦＥＴ５は第２
のカレントミラー回路の電流入力部を構成している。こ
の第２のＮＭＯＳＦＥＴ５のゲートと第３のＮＭＯＳＦ
ＥＴ６のゲートとは共通に接続されており、この第３の
ＮＭＯＳＦＥＴ６は上記リング発振回路８のＮＭＯＳＦ
ＥＴ１８，１９，…，２０と共に第２のカレントミラー
回路の電流出力部を構成している。この第３のＮＭＯＳ
ＦＥＴ６のドレインと第３のＰＭＯＳＦＥＴ３のドレイ
ンとは共通に接続されており、この第３のＰＭＯＳＦＥ
Ｔ３は第３のカレントミラー回路の電流入力部を構成し
ている。この第３のカレントミラー回路の電流出力部は
上記リング発振回路８のＰＭＯＳＦＥＴ９，１０，…，
１１によって構成されている。
第３のＰＭＯＳＦＥＴ１，２，３と、第１、第２、第３
のＮＭＯＳＦＥＴ４，５，６とから構成されている。こ
こでは、制御電圧Ｖinは第１のＮＭＯＳＦＥＴ４のゲー
トに印加されており、この第１のＮＭＯＳＦＥＴ４のド
レインと第１のＰＭＯＳＦＥＴ１のドレインとは共通に
接続されている。この第１のＰＭＯＳＦＥＴ１のゲー
ト、ドレインはダイオード接続され、第１のカレントミ
ラー回路の電流入力部を構成している。第２のＰＭＯＳ
ＦＥＴ２のゲートは第１のＰＭＯＳＦＥＴ１のゲートと
共通に接続されて当該第１のカレントミラー回路の電流
出力部を構成している。この第２のＰＭＯＳＦＥＴ２の
ドレインと第２のＮＭＯＳＦＥＴ５のドレインとは共通
に接続されており、この第２のＮＭＯＳＦＥＴ５は第２
のカレントミラー回路の電流入力部を構成している。こ
の第２のＮＭＯＳＦＥＴ５のゲートと第３のＮＭＯＳＦ
ＥＴ６のゲートとは共通に接続されており、この第３の
ＮＭＯＳＦＥＴ６は上記リング発振回路８のＮＭＯＳＦ
ＥＴ１８，１９，…，２０と共に第２のカレントミラー
回路の電流出力部を構成している。この第３のＮＭＯＳ
ＦＥＴ６のドレインと第３のＰＭＯＳＦＥＴ３のドレイ
ンとは共通に接続されており、この第３のＰＭＯＳＦＥ
Ｔ３は第３のカレントミラー回路の電流入力部を構成し
ている。この第３のカレントミラー回路の電流出力部は
上記リング発振回路８のＰＭＯＳＦＥＴ９，１０，…，
１１によって構成されている。
【００１６】さて、第１のＮＭＯＳＦＥＴ４と第２のＰ
ＭＯＳＦＥＴ２のチャネル長は製造時のバラツキを受け
にくいように十分長いチャネル長で設計する。このよう
にチャネル長を長くした分、トランジスタに流せる電流
が減少するので、第１のＮＭＯＳＦＥＴ４と第２のＰＭ
ＯＳＦＥＴ２とのチャネル幅は上記電流減少分を補える
だけチャネル幅を長くしておく。
ＭＯＳＦＥＴ２のチャネル長は製造時のバラツキを受け
にくいように十分長いチャネル長で設計する。このよう
にチャネル長を長くした分、トランジスタに流せる電流
が減少するので、第１のＮＭＯＳＦＥＴ４と第２のＰＭ
ＯＳＦＥＴ２とのチャネル幅は上記電流減少分を補える
だけチャネル幅を長くしておく。
【００１７】上述したように構成されたリング発振回路
の入力コントロール回路７の動作は以下の通りである。
の入力コントロール回路７の動作は以下の通りである。
【００１８】第１のＮＭＯＳＦＥＴ４に流れる電流Ｉ1
は、 Ｉ1 ＝ＫN1（ＷN1／（ＬN1＋ΔＬ））（Ｖin−Ｖth）2 … （１） で表される。
は、 Ｉ1 ＝ＫN1（ＷN1／（ＬN1＋ΔＬ））（Ｖin−Ｖth）2 … （１） で表される。
【００１９】ここで、ＫN1はΔＬに依存しない定数、Δ
Ｌは製造時のチャネル長のばらつきの大きさ、Ｖinは第
１のＮＭＯＳＦＥＴ４のゲート入力電圧、Ｖthはトラン
ジスタのスレッショルド電圧、ＬN1，ＷN1はそれぞれト
ランジスタのチャネル幅、チャネル長を示している。
Ｌは製造時のチャネル長のばらつきの大きさ、Ｖinは第
１のＮＭＯＳＦＥＴ４のゲート入力電圧、Ｖthはトラン
ジスタのスレッショルド電圧、ＬN1，ＷN1はそれぞれト
ランジスタのチャネル幅、チャネル長を示している。
【００２０】このとき、第１のＰＭＯＳＦＥＴ１には電
流Ｉ1 が流れるようにゲートバイアスされるので、第１
のＰＭＯＳＦＥＴ１のゲート電圧ＶP1は ＶP1＝ＶDD−（Ｉ1 （ＬP1＋ΔＬ）／ＫP1・ＷP1）−Ｖth … （２） となる。したがって、第２のＰＭＯＳＦＥＴ２に流れる
電流は、 Ｉ2 ＝（ＫP2・ＷP2/(ＬP2＋ΔＬ))（ＶDD−ＶP1−Ｖth）2 ＝（ＫP2・ＷP2/(ＬP2＋ΔＬ))((ＬP1＋ΔＬ)/ＫP1・ＷP1）Ｉ1 … （３） となる。
流Ｉ1 が流れるようにゲートバイアスされるので、第１
のＰＭＯＳＦＥＴ１のゲート電圧ＶP1は ＶP1＝ＶDD−（Ｉ1 （ＬP1＋ΔＬ）／ＫP1・ＷP1）−Ｖth … （２） となる。したがって、第２のＰＭＯＳＦＥＴ２に流れる
電流は、 Ｉ2 ＝（ＫP2・ＷP2/(ＬP2＋ΔＬ))（ＶDD−ＶP1−Ｖth）2 ＝（ＫP2・ＷP2/(ＬP2＋ΔＬ))((ＬP1＋ΔＬ)/ＫP1・ＷP1）Ｉ1 … （３） となる。
【００２１】同様に、第３のＮＭＯＳＦＥＴ６に流れる
電流は、 Ｉ3 ＝（ＫN3・ＷN3/(ＬN3＋ΔＬ))((ＬN2＋ΔＬ)/ＫN2・ＷN2）Ｉ2 … （４） で表される。
電流は、 Ｉ3 ＝（ＫN3・ＷN3/(ＬN3＋ΔＬ))((ＬN2＋ΔＬ)/ＫN2・ＷN2）Ｉ2 … （４） で表される。
【００２２】図１の第１実施例における構成ではリング
発振回路のＣＭＯＳインバータに流れる電流ＩP ，ＩN
はそれぞれＩ3 ，Ｉ2 に比例するので、 ＩP ＝αP ・Ｉ3 ＩN ＝αN ・Ｉ2 … （５） で表される。
発振回路のＣＭＯＳインバータに流れる電流ＩP ，ＩN
はそれぞれＩ3 ，Ｉ2 に比例するので、 ＩP ＝αP ・Ｉ3 ＩN ＝αN ・Ｉ2 … （５） で表される。
【００２３】ここで、リング発振回路の発振周波数ｆは
次の式で与えられる。
次の式で与えられる。
【００２４】 ｆ＝１／（Ｎ（Ｔup＋Ｔdown） … （６） ただし、ＮはＣＭＯＳインバータリングの段数、Ｔupは
ＣＭＯＳインバータの出力立上がり時における遅延時
間、ＴdownはＣＭＯＳインバータの出力立下がり時の遅
延時間である。
ＣＭＯＳインバータの出力立上がり時における遅延時
間、ＴdownはＣＭＯＳインバータの出力立下がり時の遅
延時間である。
【００２５】 Ｔup＝β・Ｃl ／ＩP Ｔdown＝β・Ｃl ／ＩN Ｃl ＝γ・（ＬIV＋ΔＬ） … （７） β，γはチャネル長に依存しない定数、ＬIVはＣＭＯＳ
インバータのチャネル長である。
インバータのチャネル長である。
【００２６】したがって、 ｆ＝１／（Ｎ・β・γ・（ＬIV＋ΔＬ）（（１／ＩP ）＋（１／ＩN ）） … （８） で表される。
【００２７】一般に高い周波数信号が要求される場合に
は、ＬIVはできるだけ短いチャネル長で設計しなければ
ならない。また、図３の従来例では電流ＩP ，ＩN がチ
ャネル長に反比例してばらつきの影響を受ける。したが
って、従来例では発振周波数ｆが（８）式よりチャネル
長の２乗に反比例してばらつくこととなる。
は、ＬIVはできるだけ短いチャネル長で設計しなければ
ならない。また、図３の従来例では電流ＩP ，ＩN がチ
ャネル長に反比例してばらつきの影響を受ける。したが
って、従来例では発振周波数ｆが（８）式よりチャネル
長の２乗に反比例してばらつくこととなる。
【００２８】本発明のリング発振回路の入力コントロー
ル回路は、第１のＮＭＯＳＦＥＴ４と第２のＰＭＯＳＦ
ＥＴ２だけをチャネル長のばらつき幅ΔＬよりも十分に
大きくし、（ＬN1>>ΔＬ，ＬP2>>ΔＬ）他のトランジス
タ全てＬIVとすると、Ｉ2 ，Ｉ3 は（１）、（３）、
（４）式により、次式のように表される。
ル回路は、第１のＮＭＯＳＦＥＴ４と第２のＰＭＯＳＦ
ＥＴ２だけをチャネル長のばらつき幅ΔＬよりも十分に
大きくし、（ＬN1>>ΔＬ，ＬP2>>ΔＬ）他のトランジス
タ全てＬIVとすると、Ｉ2 ，Ｉ3 は（１）、（３）、
（４）式により、次式のように表される。
【００２９】 Ｉ2 ＝Ａ（ＬIV＋ΔＬ） … （９） （Ａ＝ＷP2・ＫN1・ＷN1／ＬP2・ＷP1・ＬN1（Ｖin−Ｖth）2 ） … （１０） Ｉ3 ＝Ｉ2 ただし、ＫN1＝ＫN2＝ＫN3，ＫP1＝ＫP2＝ＫP3（ゆえに
ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴで固有の定数）、ＷN2
＝ＷN3、ＷP1＝ＷP3である。
ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴで固有の定数）、ＷN2
＝ＷN3、ＷP1＝ＷP3である。
【００３０】ＬN1，ＬP1＞ＬIVであるため、電流値が減
少する。その分を補うため、ＷN1＞ＷN2（＝ＷN3），Ｗ
P1＝ＷP3である。
少する。その分を補うため、ＷN1＞ＷN2（＝ＷN3），Ｗ
P1＝ＷP3である。
【００３１】ＬN1，ＬP2＞ＬIVであるため、電流値が減
少する。
少する。
【００３２】その分を補うためにＷN1＞ＷN2（＝ＷN
3）、ＷP2＞ＷP1（＝ＷP3）とする必要がある。
3）、ＷP2＞ＷP1（＝ＷP3）とする必要がある。
【００３３】したがって、（９）、（１０）式を（５）
式に代入して、 ＩP ＝αP ・Ａ（ＬIV＋ΔＬ） ＩN ＝αN ・Ａ（ＬIV＋ΔＬ） … （１１） となり、ＩP ，ＩN はチャネルのばらつきに比例するよ
うになる。これを（８）式に代入して、発振周波数ｆ
は、 ｆ＝Ａ／Ｎ・β・γ（（１／αP ）＋（１／αN ）） … （１２） と表され、ΔＬには依存しなくなる。
式に代入して、 ＩP ＝αP ・Ａ（ＬIV＋ΔＬ） ＩN ＝αN ・Ａ（ＬIV＋ΔＬ） … （１１） となり、ＩP ，ＩN はチャネルのばらつきに比例するよ
うになる。これを（８）式に代入して、発振周波数ｆ
は、 ｆ＝Ａ／Ｎ・β・γ（（１／αP ）＋（１／αN ）） … （１２） と表され、ΔＬには依存しなくなる。
【００３４】以上述べたように、本実施例によれば、ト
ランジスタのチャネル長が個々の製品において、ばらつ
いていたとしてもリング発振回路の発振周波数のばらつ
きは小さく、個々の製品における歩留まりが著しく向上
する。
ランジスタのチャネル長が個々の製品において、ばらつ
いていたとしてもリング発振回路の発振周波数のばらつ
きは小さく、個々の製品における歩留まりが著しく向上
する。
【００３５】本発明に係るリング発振回路の入力コント
ロール回路の第２実施例を図２に示す。
ロール回路の第２実施例を図２に示す。
【００３６】入力コントロール回路２７は第１、第２、
第３のＰＭＯＳＦＥＴ２１，２２，２３と第１、第２、
第３のＮＭＯＳＦＥＴ２４，２５，２６とから構成され
る。第１のＰＭＯＳＦＥＴ２１及び第２のＮＭＯＳＦＥ
Ｔ２２のチャネル長はＬP1，ＬN2>>ΔＬ（＞ＬP1，ＬP
3，ＬN1，ＬN3）とされ、チャネル幅は電流特性を合わ
せるために、ＷP1，ＷP2＞ＷP1，ＷP3，ＷN1，ＷN3とさ
れている。
第３のＰＭＯＳＦＥＴ２１，２２，２３と第１、第２、
第３のＮＭＯＳＦＥＴ２４，２５，２６とから構成され
る。第１のＰＭＯＳＦＥＴ２１及び第２のＮＭＯＳＦＥ
Ｔ２２のチャネル長はＬP1，ＬN2>>ΔＬ（＞ＬP1，ＬP
3，ＬN1，ＬN3）とされ、チャネル幅は電流特性を合わ
せるために、ＷP1，ＷP2＞ＷP1，ＷP3，ＷN1，ＷN3とさ
れている。
【００３７】この入力コントロール回路２７内の電流Ｉ
2 ，Ｉ3 は、第１実施例の解析と同様な手順で次のよう
に表すことができる。
2 ，Ｉ3 は、第１実施例の解析と同様な手順で次のよう
に表すことができる。
【００３８】 Ｉ2 ＝Ｂ（ＬIV＋ΔＬ） … （１３） Ｉ3 ＝Ｂ（ＬIV＋ΔＬ） … （１４） Ｂはチャネル長には依存しない定数である。
【００３９】したがって、電流はＬIV＋ΔＬに比例して
ばらつきの影響を受けるので、（８）式よりリング発振
回路の発振周波数はΔＬには依存しなくなる。
ばらつきの影響を受けるので、（８）式よりリング発振
回路の発振周波数はΔＬには依存しなくなる。
【００４０】本発明に係るリング発振回路の入力コント
ロール回路の第３実施例を図３に示す。入力コントロー
ル回路４７は、第１、第２、第３のＰＭＯＳＦＥＴ４
１，４２，４３と、第１、第２のＮＭＯＳＦＥＴ２５，
２６と、オペアンプ４０と、抵抗４１とから構成され
る。第２のＰＭＯＳＦＥＴ４２のチャネル長ＬＰ２>>Δ
Ｌ（ＬＰ２＞ＬＰ１，ＬＰ３，ＬＮ２，ＬＮ３）とさ
れ、チャネル幅は電流特性を合わせるためにＷＰ２＞Ｗ
Ｐ１，ＷＰ３，ＷＮ３とされいる。
ロール回路の第３実施例を図３に示す。入力コントロー
ル回路４７は、第１、第２、第３のＰＭＯＳＦＥＴ４
１，４２，４３と、第１、第２のＮＭＯＳＦＥＴ２５，
２６と、オペアンプ４０と、抵抗４１とから構成され
る。第２のＰＭＯＳＦＥＴ４２のチャネル長ＬＰ２>>Δ
Ｌ（ＬＰ２＞ＬＰ１，ＬＰ３，ＬＮ２，ＬＮ３）とさ
れ、チャネル幅は電流特性を合わせるためにＷＰ２＞Ｗ
Ｐ１，ＷＰ３，ＷＮ３とされいる。
【００４１】この入力コントロール回路４７内の電流Ｉ
1 は、 Ｉ1 ＝Ｖin／Ｒ … （１５） で表わされる。したがって。Ｉ1 ，Ｉ3 は第１ま解析と
同様な手順で次のように表わすことができる。
1 は、 Ｉ1 ＝Ｖin／Ｒ … （１５） で表わされる。したがって。Ｉ1 ，Ｉ3 は第１ま解析と
同様な手順で次のように表わすことができる。
【００４２】 Ｉ2 ＝Ｃ（ＬIV＋ΔＬ） … （１６） Ｉ3 ＝Ｃ（ＬIV＋ΔＬ） … （１７） Ｃはチャネル長には依存しない定数である。したがっ
て、電流はＬIV＋ΔＬに比例するので、（８）式より、
リング発振回路の発振周波数はΔＬに依存しなくなる。
て、電流はＬIV＋ΔＬに比例するので、（８）式より、
リング発振回路の発振周波数はΔＬに依存しなくなる。
【００４３】
【発明の効果】以上説明したように本発明によれば、第
１のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジ
スタのチャネル長を、他のトランジスタの製造時のバラ
ツキによって、その静特性が影響されにくいものとして
大きくし、かつそのチャネル長の大きさ故に減少する電
流を補償可能な程度にそれらのトランジスタのチャネル
幅を大きくしておくようにしたことから、ＭＯＳトラン
ジスタのチャネル長やチャネル幅がばらついてもリング
発振回路の発振周波数のばらつきを小さくすることがで
きる。
１のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジ
スタのチャネル長を、他のトランジスタの製造時のバラ
ツキによって、その静特性が影響されにくいものとして
大きくし、かつそのチャネル長の大きさ故に減少する電
流を補償可能な程度にそれらのトランジスタのチャネル
幅を大きくしておくようにしたことから、ＭＯＳトラン
ジスタのチャネル長やチャネル幅がばらついてもリング
発振回路の発振周波数のばらつきを小さくすることがで
きる。
【図１】本発明に係るリング発振回路用入力コントロー
ル回路の第１実施例の構成を示す回路図。
ル回路の第１実施例の構成を示す回路図。
【図２】本発明に係るリング発振回路用入力コントロー
ル回路の第２実施例の構成を示す回路図。
ル回路の第２実施例の構成を示す回路図。
【図３】本発明に係るリング発振回路用入力コントロー
ル回路の第３実施例の構成を示す回路図。
ル回路の第３実施例の構成を示す回路図。
【図４】従来技術に係るリング発振回路用入力コントロ
ール回路の一例の構成を示す回路図。
ール回路の一例の構成を示す回路図。
１，２１，４１ 入力コントロール回路における第１の
ＰＭＯＳＦＥＴ ２，２２，４２ 入力コントロール回路における第２の
ＰＭＯＳＦＥＴ ３，２３，４３ 入力コントロール回路における第３の
ＰＭＯＳＦＥＴ ４，２４ 入力コントロール回路における第１のＮＭＯ
ＳＦＥＴ ５，２５，４５ 入力コントロール回路における第２の
ＮＭＯＳＦＥＴ ６，２６，４６ 入力コントロール回路における第３の
ＮＭＯＳＦＥＴ ７，２７，４７ リング発振回路の入力コントロール回
路 ８，２８ リング発振回路 ９，１０，１１ 電流制御用ＰＭＯＳＦＥＴ １２，１３，１４ ＣＭＯＳインバータ動作用のＰＭＯ
ＳＦＥＴ １５，１６，１７ ＣＭＯＳインバータ動作用のＮＭＯ
ＳＦＥＴ １８，１９，２０ 電流制御用ＮＭＯＳＦＥＴ ４０ オペアンプ ４４ 抵抗 Ｖin 入力コントロール回路の入力電圧 ＶDD 電源電圧 ＶP リング発振回路のＰチャネル側制御用電圧 ＶN リング発振回路のＮチャネル側制御用電圧 Ｉ1 ，Ｉ2 ，Ｉ3 電流 ＬP1 第１のＰＭＯＳＦＥＴのチャネル長 ＷP1 第１のＰＭＯＳＦＥＴのチャネル幅 ＬP2 第２のＰＭＯＳＦＥＴのチャネル長 ＷP2 第２のＰＭＯＳＦＥＴのチャネル幅 ＬP2 第３のＰＭＯＳＦＥＴのチャネル長 ＷP2 第３のＰＭＯＳＦＥＴのチャネル幅 ＬN1 第１のＮＭＯＳＦＥＴのチャネル長 ＷN1 第１のＮＭＯＳＦＥＴのチャネル幅 ＬN2 第２のＮＭＯＳＦＥＴのチャネル長 ＷN2 第２のＮＭＯＳＦＥＴのチャネル幅 ＬN3 第３のＮＭＯＳＦＥＴのチャネル長 ＷN3 第３のＮＭＯＳＦＥＴのチャネル幅 ＬIV リング発振回路のＣＭＯＳインバータのチャネル
長
ＰＭＯＳＦＥＴ ２，２２，４２ 入力コントロール回路における第２の
ＰＭＯＳＦＥＴ ３，２３，４３ 入力コントロール回路における第３の
ＰＭＯＳＦＥＴ ４，２４ 入力コントロール回路における第１のＮＭＯ
ＳＦＥＴ ５，２５，４５ 入力コントロール回路における第２の
ＮＭＯＳＦＥＴ ６，２６，４６ 入力コントロール回路における第３の
ＮＭＯＳＦＥＴ ７，２７，４７ リング発振回路の入力コントロール回
路 ８，２８ リング発振回路 ９，１０，１１ 電流制御用ＰＭＯＳＦＥＴ １２，１３，１４ ＣＭＯＳインバータ動作用のＰＭＯ
ＳＦＥＴ １５，１６，１７ ＣＭＯＳインバータ動作用のＮＭＯ
ＳＦＥＴ １８，１９，２０ 電流制御用ＮＭＯＳＦＥＴ ４０ オペアンプ ４４ 抵抗 Ｖin 入力コントロール回路の入力電圧 ＶDD 電源電圧 ＶP リング発振回路のＰチャネル側制御用電圧 ＶN リング発振回路のＮチャネル側制御用電圧 Ｉ1 ，Ｉ2 ，Ｉ3 電流 ＬP1 第１のＰＭＯＳＦＥＴのチャネル長 ＷP1 第１のＰＭＯＳＦＥＴのチャネル幅 ＬP2 第２のＰＭＯＳＦＥＴのチャネル長 ＷP2 第２のＰＭＯＳＦＥＴのチャネル幅 ＬP2 第３のＰＭＯＳＦＥＴのチャネル長 ＷP2 第３のＰＭＯＳＦＥＴのチャネル幅 ＬN1 第１のＮＭＯＳＦＥＴのチャネル長 ＷN1 第１のＮＭＯＳＦＥＴのチャネル幅 ＬN2 第２のＮＭＯＳＦＥＴのチャネル長 ＷN2 第２のＮＭＯＳＦＥＴのチャネル幅 ＬN3 第３のＮＭＯＳＦＥＴのチャネル長 ＷN3 第３のＮＭＯＳＦＥＴのチャネル幅 ＬIV リング発振回路のＣＭＯＳインバータのチャネル
長
Claims (2)
- 【請求項１】入力制御電圧によってリング発振回路の発
振周波数を制御する入力コントロール回路を成す半導体
集積回路であって、 前記制御電圧が印加される第１のＮＭＯＳトランジスタ
と、 前記第１のＮＭＯＳトランジスタのドレインにそのドレ
インが接続され、第１のカレントミラー回路の電流入力
部を成す第１のＰＭＯＳトランジスタと、 前記第１のカレントミラー回路の電流出力部を成す第２
のＰＭＯＳトランジスタと、 該第２のＰＭＯＳトランジスタのドレインにそのドレイ
ンが接続され、第２のカレントミラー回路の電流入力部
を成す第２のＮＭＯＳトランジスタと、 前記リング発振回路と共に前記第２のカレントミラー回
路の電流出力部を成す第３のＮＭＯＳトランジスタと、 前記３のＮＭＯＳトランジスタのドレインにそのドレイ
ンが接続され、前記リング発振回路を電流出力部とする
第３のカレントミラー回路の電流入力部を成す第３のＰ
ＭＯＳトランジスタとを備え、 前記第１のＮＭＯＳトランジスタ及び前記第２のＰＭＯ
Ｓトランジスタは、 前記第２、第３のＮＭＯＳトランジスタ及び前記第１、
第３のＰＭＯＳトランジスタにおけるチャネル長製造誤
差ではその静特性が影響されない程度のチャネル長を有
し、かつ該チャネル長の大きさにより減少する電流を補
償可能な程度に大きなチャネル幅を有することを特徴と
する半導体集積回路。 - 【請求項２】入力制御電圧によってリング発振回路の発
振周波数を制御する入力コントロール回路を成す半導体
集積回路であって、 前記制御電圧が印加される第１のＰＭＯＳトランジスタ
と、 前記第１のＰＭＯＳトランジスタのドレインにそのドレ
インが接続され、第１のカレントミラー回路の電流入力
部を成す第１のＮＭＯＳトランジスタと、 前記第１のカレントミラー回路の電流出力部を成す第２
のＮＭＯＳトランジスタと、 該第２のＮＭＯＳトランジスタのドレインにそのドレイ
ンが接続され、第２のカレントミラー回路の電流入力部
を成す第２のＰＭＯＳトランジスタと、 前記リング発振回路と共に前記第２のカレントミラー回
路の電流出力部を成す第３のＰＭＯＳトランジスタと、 前記３のＰＭＯＳトランジスタのドレインにそのドレイ
ンが接続され、前記リング発振回路を電流出力部とする
第３のカレントミラー回路の電流入力部を成す第３のＮ
ＭＯＳトランジスタとを備え、 前記第１のＰＭＯＳトランジスタ及び前記第２のＮＭＯ
Ｓトランジスタは、 前記第２、第３のＰＭＯＳトランジスタ及び前記第１、
第３のＮＭＯＳトランジスタにおけるチャネル長製造誤
差ではその静特性が影響されない程度のチャネル長を有
し、かつ該チャネル長の大きさにより減少する電流を補
償可能な程度に大きなチャネル幅を有することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31345093A JP3263213B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31345093A JP3263213B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170156A JPH07170156A (ja) | 1995-07-04 |
| JP3263213B2 true JP3263213B2 (ja) | 2002-03-04 |
Family
ID=18041452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31345093A Expired - Fee Related JP3263213B2 (ja) | 1993-12-14 | 1993-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263213B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9692396B2 (en) * | 2015-05-13 | 2017-06-27 | Qualcomm Incorporated | Ring oscillator architecture with controlled sensitivity to supply voltage |
-
1993
- 1993-12-14 JP JP31345093A patent/JP3263213B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07170156A (ja) | 1995-07-04 |
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