KR100685640B1 - 리프레쉬 오실레이터 - Google Patents

리프레쉬 오실레이터 Download PDF

Info

Publication number
KR100685640B1
KR100685640B1 KR1020040018067A KR20040018067A KR100685640B1 KR 100685640 B1 KR100685640 B1 KR 100685640B1 KR 1020040018067 A KR1020040018067 A KR 1020040018067A KR 20040018067 A KR20040018067 A KR 20040018067A KR 100685640 B1 KR100685640 B1 KR 100685640B1
Authority
KR
South Korea
Prior art keywords
node
temperature
change
bias
oscillator
Prior art date
Application number
KR1020040018067A
Other languages
English (en)
Other versions
KR20050094003A (ko
Inventor
손영철
구자승
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040018067A priority Critical patent/KR100685640B1/ko
Priority to US11/081,725 priority patent/US20050206466A1/en
Publication of KR20050094003A publication Critical patent/KR20050094003A/ko
Application granted granted Critical
Publication of KR100685640B1 publication Critical patent/KR100685640B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬 오실레이터에 관한 것으로, 제1 및 제2 노드와 전원 단자 사이에 연결되고, 제2 노드의 전위에 따라 구동되는 제1 전류 미러, 제1 및 제2 노드와 접지 단자 사이에 연결되고, 제1 노드의 전위에 따라 구동되는 제2 전류 미러, 및 제2 전류 미러와 접지 단자 사이에 연결되는 제1 저항을 포함하고, 온도의 변화에 비례하게 변화하는 바이어스를 발생시키기 위한 바이어싱 회로; 제2 노드와 출력 노드 사이에 접속된 제 1 부하와, 출력 노드와 접지 단자 사이에 접속된 제 2 부하를 포함하고, 온도에 따라 변화하는 제 1 및 제 2 부하의 저항비에 따라, 바이어스 레벨의 변화를 온도 변화에 반비례하도록 보상하고, 그 보상된 바이어스를 출력 노드에 출력하는 온도 보상 회로; 및 보상된 바이어스에 의해 구동되어 온도 변화에 반비례하게 변화되는 주기를 가지는 출력 신호를 발생시키기 위한 오실레이터를 포함하여 온도의 변화에 따라 오실레이션 주기를 변화시킬 수 있어 저전력 소모를 위한 모든 DRAM 회로 설계에 적용할 수 있는 리프레쉬 오실레이터가 제공된다.
리프레쉬 오실레이터, 온도 변화, 온도 보상 회로, 오실레이션 주기 변화

Description

리프레쉬 오실레이터{Refresh oscillator}
도 1은 종래의 리프레쉬 오실레이터의 회로도.
도 2는 본 발명에 따른 리프레쉬 오실레이터의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 바이어싱 회로 200 : 온도 보상 회로
300 : 오실레이터
본 발명은 리프레쉬 오실레이터에 관한 것으로, 특히 DRAM 소자에서 온도의 변화에 따라 오실레이션 주기를 변화시킬 수 있는 리프레쉬 오실레이터에 관한 것이다.
DRAM 소자는 일정 시간이 지난 후 저장된 데이터가 소실되므로 데이터 유지(data retention) 특성을 보장하기 위해 비트라인 센스 증폭기를 액티브시켜 저장된 데이터를 리프레쉬하는 동작을 한다. 일정 시간이 지난 후 리프레쉬 동작을 반복하는 셀프 리프레쉬의 동작 주기를 보장하기 위해서 셀프 리프레쉬 오실레이터를 사용한다. 셀프 리프레쉬 오실레이터는 일정 주기의 신호를 발생시키고, 이를 사용하여 셀프 리프레쉬 주기를 결정한다.
도 1은 종래의 리프레쉬 오실레이터의 회로도로서, 전원 전압(VDD)의 변화에 대해서도 일정한 주기의 신호를 출력하는 리프레쉬 오실레이터의 회로도이다.
바이어싱 회로(10)는 제 1 및 제 2 전류 미러(11 및 12)로 구성되어 전원 전압(VDD)이 변화되더라도 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)를 PMOS 트랜지스터(P101 내지 P104)와 NMOS 트랜지스터(N101 및 N102)가 포화 영역(saturation region)에서 동작하는 레벨로 결정한다. 제 1 전류 미러(11)는 전원 단자(VDD)와 제 1 노드(Q101) 사이에 직렬 접속된 제 1 및 제 3 PMOS 트랜지스터(P101 및 P103)와, 전원 단자(VDD)와 제 2 노드(Q102) 사이에 직렬 접속된 제 2 및 제 4 PMOS 트랜지스터(P102 및 P104)로 구성되어 제 1 내지 제 4 PMOS 트랜지스터(P101 내지 P104)가 제 1 노드(Q101)의 전위에 따라 구동되도록 구성된다. 제 2 전류 미러(12)는 제 1 노드(Q101)와 제 3 노드(Q103) 사이에 접속된 제 1 NMOS 트랜지스터(N101)와, 제 2 노드(Q102)와 접지 단자(VSS) 사이에 접속된 제 2 NMOS 트랜지스터(N102)로 구성되어 제 1 및 제 2 NMOS 트랜지스터(N101 및 N102)가 제 2 노드(Q102)의 전위에 따라 구동되도록 구성된다. 그리고, 제 3 노드(Q103)와 접지 단자(VSS) 사이 에 다수의 저항(R101 내지 R104)이 직렬 접속되고, 각 저항(R101 내지 R103) 사이에는 퓨즈(F101 내지 F103)가 접속되어 퓨즈(F101 내지 F103)의 커팅에 따라 저항값이 조절되며, 이에 따라 제 1 노드(Q101)의 전위가 조절된다. 여기서, 제 1 노드(Q101)의 전위는 제 1 바이어스(BIAS1)가 되고, 제 2 노드(Q102)의 전위는 제 2 바이어스(BIAS2)가 된다.
스타트업 회로(20)는 바이어싱 회로(10)의 초기 동작을 안정화시키기 위한 회로로서, 전원 단자(VDD)와 제 4 노드(Q104) 사이에 제 5 PMOS 트랜지스터(P105)가 접속되고, 제 4 노드(Q104)와 접지 단자(VSS) 사이에 제 4 NMOS 트랜지스터 (N104)가 접속되며, 전원 단자(VDD)와 제 1 노드(Q101) 사이에 제 3 NMOS 트랜지스터(N103)가 접속되어 구성된다. 여기서, 제 5 PMOS 트랜지스터(P105), 제 3 NMOS 트랜지스터(N103) 및 제 4 NMOS 트랜지스터(N104)는 각각 제 4 노드(Q104)의 전위에 따라 구동된다.
오실레이터(30)는 다수의 인버터(I101 내지 I105)로 구성되는데, 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)에 의해 구동되어 연속적인 펄스를 출력하며, 전원 단자(VDD)와 인버터(I101 내지 I105)의 풀업 소자 사이에는 제 1 바이어스(BIAS1)에 의해 구동되는 PMOS 트랜지스터(P106 내지 P110)가 각각 접속되고, 인버터(I101 내지 I105)의 풀다운 소자와 접지 단자(VSS) 사이에는 제 2 바이어스(BIAS2)에 의해 구동되는 NMOS 트랜지스터(N105 내지 N109)가 각각 접속되어 이들을 이용하여 인버터(I101 내지 I105)의 동작에 필요한 전류를 조절한다. 한편, 오실레이터(30)를 구성하는 인버터(I101 내지 I105)는 전단의 출력이 다음단의 입력이 되며, 최종단의 출력은 오실레이터의 출력이 되는 동시에 최전단의 입력이 된다.
상기와 같이 구성되는 본 발명에 따른 리프레쉬 오실레이터는 바이어싱 회로(10)의 제 1 및 제 2 전류 미러(11 및 12)를 이용하여 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)를 발생시킨다. 제 1 전류 미러(11)를 구성하는 제 1 및 제 2 PMOS 트랜지스터(P101 및 P102)와 제 3 및 제 4 PMOS 트랜지스터(P103 및 P104)는 각각 PMOS 트랜지스터 쌍(pair)으로 제 1 노드(Q101)의 전위에 따라 구동된다. 이렇게 두개의 PMOS 트랜지스터 쌍을 구성함으로써 전원 전압(VDD)의 변화에 대해 일정한 제 1 바이어스(BIAS1)를 출력할 수 있다. 그리고, 제 2 전류 미러(12)를 구성하는 제 1 및 제 2 NMOS 트랜지스터(N101 및 N102)는 NMOS 트랜지스터 쌍으로 제 2 노드(Q102)의 전위에 따라 구동된다. 한편, 퓨즈(F101 내지 F103)의 커팅에 따라 다수의 저항(R101 내지 R104)이 조절되어 저항값이 변화됨으로써 제 1 바이어스(BIAS1)를 조절할 수 있다.
전원 전압(VDD)의 변화에 대하여 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)는 각각의 PMOS 트랜지스터(P101 내지 P104) 및 NMOS 트랜지스터(N101 및 N102)를 포화 영역에 있게 하는 레벨로 결정된다. 이때의 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)에 의해 오실레이터(30)의 인버터(I101 내지 I105)는 전원 전압(VDD)의 변화에 대해서도 동일한 전류로 동작되므로 오실레이터의 주기는 일정하게 된다. 또한, 제 1 및 제 2 바이어스(BIAS1 및 BIAS2)가 선형 영역이 아닌 포화 영역에서 동작하기 때문에 PMOS 트랜지스터(P106 내지 P110) 및 NMOS 트랜지스터(N105 내지 N109) 의 문턱 전압의 합 이상의 전원 레벨, 약 1.4V의 낮은 전원 전압(VDD)에서도 동작할 수 있다.
한편, 스타트 업 회로(20)는 바이어싱 회로(10)의 초기 동작을 안정화시키기 위한 회로로서, 동작을 설명하면 다음과 같다. 전원 전압(VDD)이 낮은 상태에서 제 1 바이어스(BIAS1)가 0V 근처일 때 제 4 노드(Q104)의 전위가 낮으면 제 5 PMOS 트랜지스터(P105)를 턴온시켜 제 4 노드(Q104)의 전위를 상승시키고, 제 4 노드 (Q104)의 전위가 상승됨으로써 제 3 및 제 4 NMOS 트랜지스터(N103 및 N104)를 턴온시켜 제 1 바이어스(BIAS1)를 상승시킨다. 그러나, 제 4 NMOS 트랜지스터(N104)가 턴온되기 때문에 제 4 노드(Q104)의 전위를 낮아져 제 5 PMOS 트랜지스터(P105)를 턴온시키고, 제 3 NMOS 트랜지스터(N103)를 턴오프시켜 제 1 바이어스(BIAS1)을 하강시킨다. 상기와 같은 동작에 의해 제 1 바이어스(BIAS1)는 일정한 전위를 유지하게 된다. 이러한 일정한 전위에 의해 제 1 전류 미러(11)의 제 1 내지 제 4 PMOS 트랜지스터(P101 내지 P104)가 턴온된다.
상기와 같은 리프레쉬 오실레이터의 출력 신호를 이용한 셀프 리프레쉬 동작에서, 데이터의 소실 정도는 온도에 비례하여 변하게 된다. 즉, 온도가 낮아질수록 데이터 유지 시간(retention time)은 로그 스케일(log scale)에 비례하여 증가하는 경향을 갖는다. 따라서, 저전력 동작을 위해서는 온도가 낮아질 때 리프레쉬 주기를 늘리면 되고, 이로 인해 비트라인 센스 증폭기의 동작 횟수가 줄게 되어 전류 소모를 줄일 수 있어 저전력 디바이스의 설계에 적용할 수 있다.
상기와 같이 구성 및 구동되는 리프레쉬 오실레이터의 출력 신호를 이용한 셀프 리프레쉬 동작은 전원 전압의 변화에 대해서도 일정한 주기의 신호를 출력할 수 있고, 바이어스 레벨이 온도에 대해서 변화하는 특성을 나타낸다. 그러나, 바이어싱 회로(10)를 구성하는 트랜지스터들의 온도 특성도 변화되어 온도와 입력 전원에 대하여 오실레이터의 주기의 변화가 거의 없다. 즉, 온도의 변화에 대하여 오실레이터의 주기 변화가 거의 없기 때문에 온도 변화에 따른 소자의 오동작을 보상하지 못한다.
본 발명의 목적은 온도 변화에 대하여 오실레이션 주기를 조절할 수 있는 리프레쉬 오실레이터를 제공하는데 목적이 있다.
본 발명의 다른 목적은 전류 소모를 줄일 수 있어 저전력 디바이스에 적용할 수 있는 리프레쉬 오실레이터를 제공하는데 목적이 있다.
본 발명에 따른 리프레쉬 오실레이터는 제1 및 제2 노드와 전원 단자 사이에 연결되고, 제2 노드의 전위에 따라 구동되는 제1 전류 미러, 제1 및 제2 노드와 접지 단자 사이에 연결되고, 제1 노드의 전위에 따라 구동되는 제2 전류 미러, 및 제2 전류 미러와 접지 단자 사이에 연결되는 제1 저항을 포함하고, 온도의 변화에 비례하게 변화하는 바이어스를 발생시키기 위한 바이어싱 회로; 제2 노드와 출력 노드 사이에 접속된 제 1 부하와, 출력 노드와 접지 단자 사이에 접속된 제 2 부하를 포함하고, 온도에 따라 변화하는 제 1 및 제 2 부하의 저항비에 따라, 바이어스 레벨의 변화를 온도 변화에 반비례하도록 보상하고, 그 보상된 바이어스를 출력 노드에 출력하는 온도 보상 회로; 및 보상된 바이어스에 의해 구동되어 온도 변화에 반비례하게 변화되는 주기를 가지는 출력 신호를 발생시키기 위한 오실레이터를 포함한다.
삭제
삭제
삭제
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 온도 보상 회로를 이용하여 온도 변화에 따라 오실레이션 주기를 조절할 수 있는 리프레쉬 오실레이터의 회로도이다.
바이어싱 회로(100)는 전류 미러(즉, 전류 미러(P201 및 P202)와, 전류 미러(N201 및 N202))를 이용하여 바이어스(VBIAS)를 발생시키는데, 그 구성을 설명하면 다음과 같다. 전원 단자(VDD)와 제 1 노드(Q201) 사이에 제 2 노드(Q202)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P201)가 접속되고, 제 1 노드(Q201)와 접지 단자(VSS) 사이에 제 1 노드(Q201)의 전위에 따라 구동되는 제 1 NMOS 트랜지스터(N201)가 접속된다. 그리고, 전원 단자(VDD)와 제 2 노드(Q202) 사이에 제 2 노드(Q202)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P202)가 접속되고, 제 2 노드(Q202)와 접지 단자(VSS) 사이에 제 1 노드(Q201)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N202) 및 제 1 저항(R201)이 직렬 접속된다. 여기서, 제 2 노드(Q202)의 전위는 바이어스(VBIAS)가 되며, 바이어스(VBIAS)는 제 1 저항(R201)에 의해 조절된다.
온도 보상 회로(200)는 온도의 변화에 대하여 변화되는 바이어스(VBIAS)를 보상하기 위한 것으로, 제 2 노드(Q202) 및 제 3 노드(Q203) 사이에 접속되어 게이트 단자가 제 2 노드(Q202)에 접속된 제 3 NMOS 트랜지스터(N203)와 제 3 노드(Q203)와 접지 단자(VSS) 사이에 접속된 제 2 저항(R202)으로 구성된다. 상기 온도 보상 회로(200)는 온도에 따른 바이어스(VBIAS)의 변화에 대하여 제 3 NMOS 트랜지스터(N203)와 제 2 저항(R202)의 저항비를 조절하여 바이어스(VBIAS)의 변화를 보상한다. 따라서, 온도 보상 회로(200)는 온도 상승에 반비례하는 출력을 발생할 수 있다. 또한, 제 3 NMOS 트랜지스터(N203)와 제 2 저항(R202)은 하나의 실시 예를 나타낸 것으로, 저항, 트랜지스터, 다이오드 등의 부하 수단을 포함하여 구성할 수 있다.
오실레이터(300)는 다수의 인버터(I201 내지 I205)로 구성되는데, 온도 보상 회로(200)를 통해 온도 변화에 따라 레벨의 변화가 보상된 바이어스(VBIAS)에 의해 구동되어 연속적인 펄스를 출력하는데, 전원 단자(VDD)와 인버터(I201 내지 I205)의 풀업 소자 사이에는 바이어스(VBIAS)에 의해 구동되는 PMOS 트랜지스터(P203 내지 P207)가 각각 접속되어 이들을 이용하여 인버터(I201 내지 I205)의 동작에 필요한 전류를 조절한다. 이들 PMOS 트랜지스터(P203 내지 P207)는 온도의 변화에 따라 전류 구동 능력이 달라지도록 폭(width)과 길이(length)등의 사이즈를 조절할 수도 있는데, 온도가 높아지면 게이트 레벨을 떨어뜨려 전류 구동 능력이 향상되도록 하고, 온도가 낮아지면 게이트 레벨을 높여 전류 구동 능력이 저하되도록 한다. 한편, 오실레이터(300)를 구성하는 인버터(I201 내지 I205)는 전단의 출력이 다음단의 입력이 되며, 최종단의 출력은 오실레이터의 출력이 되는 동시에 최전단의 입력이 된다.
상기와 같이 구성되는 본 발명에 따른 리프레쉬 오실레이터의 구동 방법을 설명하면 다음과 같다.
바이어싱 회로(100)의 전류 미러를 이용하여 바이어스(VBIAS)를 발생시키는데, 전류 미러에 따라 제 1 노드(Q201)를 흐르는 전류와 제 2 노드(Q202)를 흐르는 전류는 동일하고, 제 1 저항(R201)의 저항값을 조절함으로서 바이어스(VBIAS) 레벨 이 결정된다. 그런데, 바이어스(VBIAS) 레벨은 온도의 변화에 따라 변화되는데, 온도가 높아지면 제 1 저항(R201)의 저항값이 높아지고, 이에 따라 바이어스(VBIAS) 레벨은 높아지게 된다. 이에 반해, 온도가 낮아지면 제 1 저항(R201)의 저항값이 낮아지고, 이에 따라 바이어스(VBIAS) 레벨은 낮아지게 된다.
온도 변화에 대한 바이어스(VBIAS) 레벨의 변화를 온도 보상 회로(200)의 제 3 NMOS 트랜지스터(N203) 및 제 2 저항(R202)의 저항비를 조절하여 보상한다. 즉, 이들 소자의 전류 구동 능력이 달라지고 저항비가 조절됨으로써, 이에 따라 레벨이 변화되는 것을 이용하여 온도 변화에 따른 바이어스(VBIAS) 레벨의 변화를 보상한다. 예를들어 온도가 높아지면 바이어스(VBIAS) 레벨도 높아지게 되는데, 온도가 높아지면 오실레이션 주기를 빠르게 해야 한다. 이를 위해 온도 보상 회로(200)의 제 3 NMOS 트랜지스터(N203) 및 제 2 저항(R202)의 저항비에 의해 온도 상승에 따라 상승된 바이어스(VBIAS) 레벨이 온도에 반비례하는 특성으로 조절된다. 즉, 온도가 높아지면, 제 3 NMOS 트랜지스터(N203)의 저항값이 증가한다(즉, 제 3 NMOS 트랜지스터(N203)의 전류 구동 능력이 감소한다). 따라서 제 3 NMOS 트랜지스터(N203)의 저항값에 비하여 상대적으로 제 2 저항(R202)의 저항값이 감소되어, 이들을 통해 분배되는 바이어스 레벨이 낮아진다. 이렇게 온도 보상 회로(200)를 이용하여 온도와 반비례하는 특성으로 보상된 바이어스(VBIAS)를 오실레이터(300)의 PMOS 트랜지스터(P203 내지 P207)의 게이트 단자에 인가하여 오실레이터(300)를 동작시킨다. 이에 따라 출력 신호(OUT)의 주기는 빨라지고, 오실레이션 주기도 빨라지게 된다. 그런데, 온도에 반비례하게 바이어스(VBIAS) 레벨을 보상하는 것 뿐만 아니라 PMOS 트랜지스터(P203 내지 P207)의 게이트 레벨을 낮추면 전류 구동 능력이 더 향상되어 오실레이션 주기를 빠르게 할 수 있다.
이에 반해, 온도가 낮아지면 바이어스(VBIAS) 레벨도 낮아지게 되는데, 온도가 낮아지면 오실레이션 주기를 느리게 해야 한다. 온도가 낮아지면, 온도 보상 회로(200)의 제 3 NMOS 트랜지스터(N203)의 저항값이 감소한다(즉, 제 3 NMOS 트랜지스터(N203)의 전류 구동 능력이 증가한다). 따라서 제 3 NMOS 트랜지스터(N203)의 저항값에 비하여 상대적으로 제 2 저항(R202)의 저항값이 증가되어, 이들을 통해 분배되는 바이어스 레벨이 높아진다. 이렇게 온도 보상 회로(200)를 이용하여 온도와 반비례하는 특성으로 보상된 바이어스(VBIAS)를 오실레이터(300)의 PMOS 트랜지스터(P203 내지 P207)의 게이트 단자에 인가하여 오실레이터(300)를 동작시킨다. 이에 따라 출력 신호(OUT)의 주기는 느려지고, 오실레이션 주기도 느려지게 된다. 그런데, 온도에 반비례하게 바이어스(VBIAS) 레벨을 보상하는 것 뿐만 아니라 PMOS 트랜지스터(P203 내지 P207)의 게이트 레벨을 높이면 전류 구동 능력이 더 저하되어 오실레이션 주기를 느려지게 할 수 있다.
삭제
상술한 바와 같이 본 발명에 의하면 온도에 따라 변화되는 바이어스를 온도 보상 회로를 이용하여 온도에 반비례하도록 보상하고, 보상된 바이어스를 이용하여 오실레이터를 구동시킴으로써 온도의 변화에 따라 오실레이션 주기를 변화시킬 수 있어 저전력 소모를 위한 모든 DRAM 회로 설계에 적용할 수 있다.

Claims (6)

  1. 제1 및 제2 노드와 전원 단자 사이에 연결되고, 상기 제2 노드의 전위에 따라 구동되는 제1 전류 미러, 상기 제1 및 제2 노드와 접지 단자 사이에 연결되고, 상기 제1 노드의 전위에 따라 구동되는 제2 전류 미러, 및 상기 제2 전류 미러와 상기 접지 단자 사이에 연결되는 제1 저항을 포함하고, 온도의 변화에 비례하게 변화하는 바이어스를 발생시키기 위한 바이어싱 회로;
    상기 제2 노드와 출력 노드 사이에 접속된 제 1 부하와, 상기 출력 노드와 상기 접지 단자 사이에 접속된 제 2 부하를 포함하고, 온도에 따라 변화하는 상기 제 1 및 제 2 부하의 저항비에 따라, 상기 바이어스 레벨의 변화를 상기 온도 변화에 반비례하도록 보상하고, 그 보상된 바이어스를 상기 출력 노드에 출력하는 온도 보상 회로; 및
    상기 보상된 바이어스에 의해 구동되어 온도 변화에 반비례하게 변화되는 주기를 가지는 출력 신호를 발생시키기 위한 오실레이터를 포함하는 리프레쉬 오실레이터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 부하는 상기 제2 노드와 상기 출력 노드 사이에 연결되고, 그 게이트 단자가 상기 제2 노드에 연결되는 NMOS 트랜지스터를 포함하고,
    상기 제 2 부하는 상기 출력 노드와 상기 접지 단자 사이에 연결되는 제2 저항을 포함하는 리프레쉬 오실레이터.
  4. 제 1 항에 있어서, 상기 오실레이터는 다수의 인버터; 및
    상기 전원 단자와 상기 다수의 인버터 사이에 각각 접속되어 상기 온도 보상 회로를 통해 온도의 변화에 반비례하도록 보상된 바이어스에 따라 구동되는 다수의 PMOS 트랜지스터를 포함하며, 상기 다수의 인버터는, 전단의 인버터의 출력이 다음단 인버터의 입력이 되고, 최종 인버터의 출력이 오실레이터의 출력이 되는 동시에 최전단의 인버터로 입력되도록 연결되는 리프레쉬 오실레이터.
  5. 삭제
  6. 삭제
KR1020040018067A 2004-03-17 2004-03-17 리프레쉬 오실레이터 KR100685640B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040018067A KR100685640B1 (ko) 2004-03-17 2004-03-17 리프레쉬 오실레이터
US11/081,725 US20050206466A1 (en) 2004-03-17 2005-03-17 Refresh oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040018067A KR100685640B1 (ko) 2004-03-17 2004-03-17 리프레쉬 오실레이터

Publications (2)

Publication Number Publication Date
KR20050094003A KR20050094003A (ko) 2005-09-26
KR100685640B1 true KR100685640B1 (ko) 2007-02-22

Family

ID=34985644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040018067A KR100685640B1 (ko) 2004-03-17 2004-03-17 리프레쉬 오실레이터

Country Status (2)

Country Link
US (1) US20050206466A1 (ko)
KR (1) KR100685640B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378753B2 (en) * 2010-05-07 2013-02-19 Macronix International Co., Ltd. Oscillator with frequency determined by relative magnitudes of current sources
CN103021451B (zh) * 2011-09-22 2016-03-30 复旦大学 一种基于阈值电压调节的多级温度控制自刷新存储设备及其方法
KR102074946B1 (ko) 2013-10-30 2020-02-07 삼성전자 주식회사 온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치
US9692396B2 (en) * 2015-05-13 2017-06-27 Qualcomm Incorporated Ring oscillator architecture with controlled sensitivity to supply voltage
CN110061736A (zh) * 2018-01-17 2019-07-26 恩智浦美国有限公司 具有起动电路的电流控制振荡器
US11005457B2 (en) * 2018-06-12 2021-05-11 Apple Inc. PTAT ring oscillator circuit
CN209248374U (zh) * 2018-12-05 2019-08-13 北京矽成半导体有限公司 不受温度电压影响的固定延迟电路
CN109491438A (zh) * 2018-12-05 2019-03-19 北京矽成半导体有限公司 不受温度电压影响的固定延迟电路及其控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040012958A (ko) * 2001-06-20 2004-02-11 사이프레스 세미컨덕터 코포레이션 온도에 비례하는 전압 발전기

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06169237A (ja) * 1991-09-13 1994-06-14 Mitsubishi Electric Corp リングオシレータ回路
JP3026474B2 (ja) * 1993-04-07 2000-03-27 株式会社東芝 半導体集積回路
JPH07141865A (ja) * 1993-06-28 1995-06-02 Mitsubishi Electric Corp 発振回路および半導体記憶装置
US6281760B1 (en) * 1998-07-23 2001-08-28 Texas Instruments Incorporated On-chip temperature sensor and oscillator for reduced self-refresh current for dynamic random access memory
US6650191B2 (en) * 2001-09-07 2003-11-18 Texas Instruments Incorporated Low jitter ring oscillator architecture
US7086023B2 (en) * 2003-09-19 2006-08-01 International Business Machines Corporation System and method for probabilistic criticality prediction of digital circuits
US7428716B2 (en) * 2003-09-19 2008-09-23 International Business Machines Corporation System and method for statistical timing analysis of digital circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040012958A (ko) * 2001-06-20 2004-02-11 사이프레스 세미컨덕터 코포레이션 온도에 비례하는 전압 발전기

Also Published As

Publication number Publication date
KR20050094003A (ko) 2005-09-26
US20050206466A1 (en) 2005-09-22

Similar Documents

Publication Publication Date Title
US5640122A (en) Circuit for providing a bias voltage compensated for p-channel transistor variations
US5345195A (en) Low power Vcc and temperature independent oscillator
KR0132641B1 (ko) 기판 바이어스 회로
KR100205530B1 (ko) 감지 증폭기
KR100240423B1 (ko) 반도체 장치의 레벨 검출 회로
KR100190763B1 (ko) 차동 증폭기
US20050206466A1 (en) Refresh oscillator
US7724076B2 (en) Internal voltage generator of semiconductor integrated circuit
KR100718044B1 (ko) 반도체 장치의 입력회로
US6104234A (en) Substrate voltage generation circuit
KR100484257B1 (ko) 반도체 소자의 차동증폭형 입력 버퍼
KR100513403B1 (ko) 센스 앰프를 구비한 비휘발성 반도체 메모리 장치
KR100762873B1 (ko) 내부 전압 발생기
KR100554844B1 (ko) 리프레쉬 오실레이터
US5229666A (en) Single-ended complementary MOSFET sense amplifier
KR950010047B1 (ko) 반도체기판용 임피던스제어회로
KR100390994B1 (ko) 반도체 메모리 소자의 전압 발생장치
KR100545709B1 (ko) 반도체 메모리 장치의 위들러형 기준전압 발생 장치
KR100543909B1 (ko) 반도체 메모리 장치의 위들러형 기준전압 발생 장치
KR100626913B1 (ko) 전압 제어 발진기
KR100221658B1 (ko) 다이나믹 바이어스 회로
KR100650713B1 (ko) 비트 라인 센스 앰프
KR100575862B1 (ko) 백바이어스 전위레벨 검출회로
KR100243263B1 (ko) Rc 오실레이터용 슈미트트리거 회로
KR0145885B1 (ko) 반도체 메모리장치의 버퍼회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee