JPH0326113A - 標本化用クロック位相制御回路 - Google Patents
標本化用クロック位相制御回路Info
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- JPH0326113A JPH0326113A JP1161421A JP16142189A JPH0326113A JP H0326113 A JPH0326113 A JP H0326113A JP 1161421 A JP1161421 A JP 1161421A JP 16142189 A JP16142189 A JP 16142189A JP H0326113 A JPH0326113 A JP H0326113A
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- bipolar signal
- voltage
- oscillator
- sampling clock
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- 230000010355 oscillation Effects 0.000 claims description 7
- 238000007493 shaping process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は標本化用クロックの位相制御回路に関する．
〔従来の技術〕
？来、この種のクロック位相制御回路は、等化後のバイ
ポーラ信号人力５０を標本化し、標本値を演算して、標
本化用クロックと外部からの信号との位相差を制御電圧
に変換する位相比較器５１とその出力信号を制御電圧と
して周波数を制御させる電圧制御発振器５４とから構或
され、電圧制御発振器５４の出力を位相比較器５Ｉでの
標本化用クロックとして入力し、標本化用クロックの位
相とバイポーラ信号との位相差を減らすようにしていた
。第５図に於いて、等化後のバイポーラ信号（外部信号
入力）５０から位相比較器５１へ入力され、Ａ／Ｄ変換
回路５２で標本化され、演算回路５３で演算され、電圧
制御発振器５４の制御電圧を発生する。標本化用周波数
をバイポーラ信号の２倍にした場合、演算は第６図（Ａ
）乃至（Ｃ）に示すように、標本点＊＋ｎ＋１＋。や，
，・・・での標本値をＡｎ ｔ Ａ ＊ ＋ ｌ ＊
Ａ ＋＋＋■，・・・として、Ｓ ｉｇ （Ａｎ＋＋）
×（ Ａ ．，−Ａ．．２）の計算をｎ＋１，ｎ＋３
，ｎ＋５，−の各点で順次行い平均化するものとする。
ポーラ信号人力５０を標本化し、標本値を演算して、標
本化用クロックと外部からの信号との位相差を制御電圧
に変換する位相比較器５１とその出力信号を制御電圧と
して周波数を制御させる電圧制御発振器５４とから構或
され、電圧制御発振器５４の出力を位相比較器５Ｉでの
標本化用クロックとして入力し、標本化用クロックの位
相とバイポーラ信号との位相差を減らすようにしていた
。第５図に於いて、等化後のバイポーラ信号（外部信号
入力）５０から位相比較器５１へ入力され、Ａ／Ｄ変換
回路５２で標本化され、演算回路５３で演算され、電圧
制御発振器５４の制御電圧を発生する。標本化用周波数
をバイポーラ信号の２倍にした場合、演算は第６図（Ａ
）乃至（Ｃ）に示すように、標本点＊＋ｎ＋１＋。や，
，・・・での標本値をＡｎ ｔ Ａ ＊ ＋ ｌ ＊
Ａ ＋＋＋■，・・・として、Ｓ ｉｇ （Ａｎ＋＋）
×（ Ａ ．，−Ａ．．２）の計算をｎ＋１，ｎ＋３
，ｎ＋５，−の各点で順次行い平均化するものとする。
Ｓｉｇｎ（Ａ．＋１）はＡ ａ＋１の値が正の時は＋１
，負の時は−１とする。第６図（Ｂ）の様に位相差が発
生した場合、前記演算を行うと正の値になり、この値を
０に近づけるように、電圧制御発振器５４を制御する電
圧を位相比較器５１から出力すれば、第６図（Ａ）の様
にバイポーラ信号５０のピーク点とゼロクロス点が標本
点になり、位相差がなくなる。
，負の時は−１とする。第６図（Ｂ）の様に位相差が発
生した場合、前記演算を行うと正の値になり、この値を
０に近づけるように、電圧制御発振器５４を制御する電
圧を位相比較器５１から出力すれば、第６図（Ａ）の様
にバイポーラ信号５０のピーク点とゼロクロス点が標本
点になり、位相差がなくなる。
正しい標本化用クロック５５が得られる．〔発明が解決
しようとする課題〕 しかしながら、前述した従来のクロ，ク位相制御回路で
は、電圧制御発振器５４の発振周波数が一度でも、第６
図（Ｃ）の様に、標本値Ａｎが、Ａっｌ ＝ｌ Ａ．＋
＊ ｔ ＝ Ｉ Ａ．＋ｓ Ｉ ＝ ｌ Ａ−＋ｓ Ｉ
＝Ｉ ＡＩ，＋Ｉ ｌ ＝・・・・・・ ！ Ａ−＋
ｔ ｌ ＝ Ｉ Ａ−＋４１ ＝ ｌ Ａ−＋ｔ ｌ＝
・・・になり、更にバイポーラ信号の周波数をｆｏとす
ると標本化周波数が、 ｆｏになる様な場合、前２ 述の演算を行うと結果はＯとなってしまう．従って、電
圧制御発振器５４は第６図（Ｃ）の様な正常でない周波
数でもロックしてしまい、目的の周波数と位相とで、バ
イポーラ信号５０を標本化することができなくなるとい
う欠点があった．本発明の目的は、前記欠点が解決され
、目的の周波数と位相以外は標本化することのないよう
にした標本化用クロック位相制御回路を提供することに
ある。
しようとする課題〕 しかしながら、前述した従来のクロ，ク位相制御回路で
は、電圧制御発振器５４の発振周波数が一度でも、第６
図（Ｃ）の様に、標本値Ａｎが、Ａっｌ ＝ｌ Ａ．＋
＊ ｔ ＝ Ｉ Ａ．＋ｓ Ｉ ＝ ｌ Ａ−＋ｓ Ｉ
＝Ｉ ＡＩ，＋Ｉ ｌ ＝・・・・・・ ！ Ａ−＋
ｔ ｌ ＝ Ｉ Ａ−＋４１ ＝ ｌ Ａ−＋ｔ ｌ＝
・・・になり、更にバイポーラ信号の周波数をｆｏとす
ると標本化周波数が、 ｆｏになる様な場合、前２ 述の演算を行うと結果はＯとなってしまう．従って、電
圧制御発振器５４は第６図（Ｃ）の様な正常でない周波
数でもロックしてしまい、目的の周波数と位相とで、バ
イポーラ信号５０を標本化することができなくなるとい
う欠点があった．本発明の目的は、前記欠点が解決され
、目的の周波数と位相以外は標本化することのないよう
にした標本化用クロック位相制御回路を提供することに
ある。
本発明の構或は、波形等化後のバイポーラ信号を標本化
し、標本値を演算して、標・本化用クロックとバイポー
ラ信号との位相差に応じた電圧を発生する位相比較回路
と、前記電圧を制御電圧として発振周波数が制御される
電圧制御発振器と、前記バイポーラ信号の基本周波数に
固定された固定発振器と、前記固定発振器の出力に遅延
を持たせる手段とを備えた二εを特徴とする。
し、標本値を演算して、標・本化用クロックとバイポー
ラ信号との位相差に応じた電圧を発生する位相比較回路
と、前記電圧を制御電圧として発振周波数が制御される
電圧制御発振器と、前記バイポーラ信号の基本周波数に
固定された固定発振器と、前記固定発振器の出力に遅延
を持たせる手段とを備えた二εを特徴とする。
次に本発明を図面を参照して説明する。
第１図は本発明の第１の実施例の標本化用クロック位相
制御回路を示すブロック図である。第１図において、本
実施例は、標本化されるバイポーラ信号人力１０が入力
される位相比較回路（Ａ／Ｄ変換回路１２と演算回路１
３とを有する）１１と、電圧制御発振器１４と、波形整
形回路１５と、周波数固定の発振器１６とを含み、構或
される．第２図（Ａ）乃至（Ｃ）は第１図の波形整形回
路１５から出力されたクロックを用いて、Ａ／Ｄ変換回
路１２で標本化する場合について示したタイミング図で
ある。このうち第２図（Ａ）では初期状態，第２図（Ｂ
）では標本化用クロックの位相を変化させてるよう電圧
制御発振器１４が制御されている状態，第２図（Ｃ）で
はバイポーラ信号１０と標本化用クｐツクの位相差がな
くなった状態を示している。波形整形回路１５の出力ク
ロック２４は、第２図ＣＡ）に示すように発振周波数を
バイポーラ信号１００周波数の２倍に固定した発振器出
力２３に対して、半周期遅れた状態を初期状態にしてい
る。
制御回路を示すブロック図である。第１図において、本
実施例は、標本化されるバイポーラ信号人力１０が入力
される位相比較回路（Ａ／Ｄ変換回路１２と演算回路１
３とを有する）１１と、電圧制御発振器１４と、波形整
形回路１５と、周波数固定の発振器１６とを含み、構或
される．第２図（Ａ）乃至（Ｃ）は第１図の波形整形回
路１５から出力されたクロックを用いて、Ａ／Ｄ変換回
路１２で標本化する場合について示したタイミング図で
ある。このうち第２図（Ａ）では初期状態，第２図（Ｂ
）では標本化用クロックの位相を変化させてるよう電圧
制御発振器１４が制御されている状態，第２図（Ｃ）で
はバイポーラ信号１０と標本化用クｐツクの位相差がな
くなった状態を示している。波形整形回路１５の出力ク
ロック２４は、第２図ＣＡ）に示すように発振周波数を
バイポーラ信号１００周波数の２倍に固定した発振器出
力２３に対して、半周期遅れた状態を初期状態にしてい
る。
第２図（Ａ）乃至（Ｃ）において、波形２６は、波形整
形回路１５内での計数用カウンタの入力波形を示してい
る。
形回路１５内での計数用カウンタの入力波形を示してい
る。
第３図は本発明の第２の実施例の回路図である。
第３図において、本実施例は、バイポーラ信号入力３０
が入力される位相比較回路３１（Ａ／Ｄ変換回路３２と
演算回路３３とを有する）と、電圧制御発振器３４と、
波形整形回路３５と、周波数が固定された発振器３６と
、計数値設定回路３７と、Ａ／Ｄ変挽回路３８とを含み
、構成される。
が入力される位相比較回路３１（Ａ／Ｄ変換回路３２と
演算回路３３とを有する）と、電圧制御発振器３４と、
波形整形回路３５と、周波数が固定された発振器３６と
、計数値設定回路３７と、Ａ／Ｄ変挽回路３８とを含み
、構成される。
位相比較器３１から周波数固定発振器３６までの各ブロ
ックは，第１の実施例と同様な動作により標本化クロッ
クの位相を、入力されるバイポーラ信号人力３０に合わ
せる。本実施例では、計数値設定回路３７とＡ／Ｄ変換
回路３８とを設けて、標本値をＡ／Ｄ変挽回路３２の出
力とともに出力し、波形整形回路３５では固定にしてい
た電圧制御発振器３４の出力クｐツク計数値を制御装置
等で設定できるようにして、バイポーラ信号人力３０に
対して、標本点を自由に設定できるという利点がある。
ックは，第１の実施例と同様な動作により標本化クロッ
クの位相を、入力されるバイポーラ信号人力３０に合わ
せる。本実施例では、計数値設定回路３７とＡ／Ｄ変換
回路３８とを設けて、標本値をＡ／Ｄ変挽回路３２の出
力とともに出力し、波形整形回路３５では固定にしてい
た電圧制御発振器３４の出力クｐツク計数値を制御装置
等で設定できるようにして、バイポーラ信号人力３０に
対して、標本点を自由に設定できるという利点がある。
第４図は第３図の回路の動作を示したタイミング図であ
る。第４図において、バイポーラ信号波形４０が、位相
比較器３１に入力され、電圧制御発振器３４の出力４５
，波形整形回路３５の出力４４が得られる．波形４６は
、波形整形回路３５内での計数用カウンタ入力波形であ
る。さらに、周波数固定発振器３６の出力４３，２倍の
標本値４７が得られる。例えば、第４図に示す様に、バ
イポーラ信号４０のピーク値から対称にたる点を標本化
し、Ａ／Ｄ変換して、Ａ／Ｄ変換回路３２出力とともに
演算すれば、標本化用クロック周波数はそのままで標本
値４７で示すような２倍の標本化処理ができる． 以上、従来では、電圧制御発振器の出力を標本化用クロ
ックとして使用した場合、クｐツク周波数が大きく変化
してしまう場合があるのに対して、本発明ではクロック
として周波数が固定された発振器の出力に遅延をもたせ
て作ったものを使っているので、クロ，ク周波数の変化
が無いという利点を有する。
る。第４図において、バイポーラ信号波形４０が、位相
比較器３１に入力され、電圧制御発振器３４の出力４５
，波形整形回路３５の出力４４が得られる．波形４６は
、波形整形回路３５内での計数用カウンタ入力波形であ
る。さらに、周波数固定発振器３６の出力４３，２倍の
標本値４７が得られる。例えば、第４図に示す様に、バ
イポーラ信号４０のピーク値から対称にたる点を標本化
し、Ａ／Ｄ変換して、Ａ／Ｄ変換回路３２出力とともに
演算すれば、標本化用クロック周波数はそのままで標本
値４７で示すような２倍の標本化処理ができる． 以上、従来では、電圧制御発振器の出力を標本化用クロ
ックとして使用した場合、クｐツク周波数が大きく変化
してしまう場合があるのに対して、本発明ではクロック
として周波数が固定された発振器の出力に遅延をもたせ
て作ったものを使っているので、クロ，ク周波数の変化
が無いという利点を有する。
以上本実施例の標本化用クロ，ク゛位相制御回路は、波
形等化後のバイポーラ信号を標本化し、標本値を演算し
て、標本化用クａ，クとバイポーラ信号との位相差に対
応した電圧を発生する位相比較回路と、前記電圧を制御
電圧として発振周波数が制御される電圧制御発振器と、
前記バイポーラ信号の基本周波数に固定された発振器と
、前記電圧制御発振器の出力をカウンタで計数し、序め
前記電圧制御発振器と周波数が固定された発振器との周
波数比で決められる計数値を計数する時間相当の遅れ時
間を、前記周波数が固定された発振器の出力にもたせて
出力する波形整形回路とを備えている。
形等化後のバイポーラ信号を標本化し、標本値を演算し
て、標本化用クａ，クとバイポーラ信号との位相差に対
応した電圧を発生する位相比較回路と、前記電圧を制御
電圧として発振周波数が制御される電圧制御発振器と、
前記バイポーラ信号の基本周波数に固定された発振器と
、前記電圧制御発振器の出力をカウンタで計数し、序め
前記電圧制御発振器と周波数が固定された発振器との周
波数比で決められる計数値を計数する時間相当の遅れ時
間を、前記周波数が固定された発振器の出力にもたせて
出力する波形整形回路とを備えている。
以上説明したように、本発明は、バイポーラ信号を標本
化し、標本値を演算して標本化用クロックとバイポーラ
信号の位相差に対応した電圧を発生する位相比較回路と
、前記電圧を制御電圧として発振周波数が制御される電
圧制御発振器と、前記バイポーラ信号の基本周波数に固
定された発振器とを備え、特に前記電圧制御発振器の出
力なカウンタで計数し、序め前記電圧制御発振器と周波
数が固定された発振器との周波数比で決められる計数値
を（前記カウンタが）計数する時間相当の遅れ時間を前
記周波数が固定された発振器の出力にもたせて出力する
波形整形回路を設けた場合、標本化クロック周波数を変
えないでクロックの位相変化させるので、本来の周波数
と違う周波数でロ，クすることなく、バイポーラ信号に
標本化クロ，クの位相を合わせることができるという効
果がある。
化し、標本値を演算して標本化用クロックとバイポーラ
信号の位相差に対応した電圧を発生する位相比較回路と
、前記電圧を制御電圧として発振周波数が制御される電
圧制御発振器と、前記バイポーラ信号の基本周波数に固
定された発振器とを備え、特に前記電圧制御発振器の出
力なカウンタで計数し、序め前記電圧制御発振器と周波
数が固定された発振器との周波数比で決められる計数値
を（前記カウンタが）計数する時間相当の遅れ時間を前
記周波数が固定された発振器の出力にもたせて出力する
波形整形回路を設けた場合、標本化クロック周波数を変
えないでクロックの位相変化させるので、本来の周波数
と違う周波数でロ，クすることなく、バイポーラ信号に
標本化クロ，クの位相を合わせることができるという効
果がある。
第ｌ図は本発明の第１の実・施例の標本化クロック位相
制御回路を示すブロック図、第２図（＾）乃至第２図（
Ｃ）は第ｌ図の実施例の各動作を示すタイミング図、第
３図は本発明の第２の実施例のブロック図、第４図は第
３図の実施例のタイミング図、第５図は従来の標本化ク
ロック位相制御回路を示すブロック図、第６図（Ａ）乃
至第６図（Ｃ）は第５図でのタイミング図である。 １０，３０，５０・・・・・・バイポーラ信号入力端子
、１１，３１，５１・・・・・・位相比較回路、１２，
３２，５２・・・・・・Ａ／Ｄ変換回路、１３，３３，
５３・・・・・・演算回路、１４，３４．５４・・・・
・・電圧制御発振器、１５，３５，５５・・・・・・波
形整形回路、１６，３６・・・・・・周波数固定発振器
、４０・・・・・・バイポーラ信号波形、２３，４３・
・・・・・周波数固定発振器出力波形、２４・・・・・
・波形整形回路出力波形、２５・・・・・・電圧制御発
振器出力波形、２６，４６・・・・・・波形整形回路内
での計数用カウンター人力波形、４７・・・・・・２倍
標本値、３９・・・・・・２倍標本化出力端子。
制御回路を示すブロック図、第２図（＾）乃至第２図（
Ｃ）は第ｌ図の実施例の各動作を示すタイミング図、第
３図は本発明の第２の実施例のブロック図、第４図は第
３図の実施例のタイミング図、第５図は従来の標本化ク
ロック位相制御回路を示すブロック図、第６図（Ａ）乃
至第６図（Ｃ）は第５図でのタイミング図である。 １０，３０，５０・・・・・・バイポーラ信号入力端子
、１１，３１，５１・・・・・・位相比較回路、１２，
３２，５２・・・・・・Ａ／Ｄ変換回路、１３，３３，
５３・・・・・・演算回路、１４，３４．５４・・・・
・・電圧制御発振器、１５，３５，５５・・・・・・波
形整形回路、１６，３６・・・・・・周波数固定発振器
、４０・・・・・・バイポーラ信号波形、２３，４３・
・・・・・周波数固定発振器出力波形、２４・・・・・
・波形整形回路出力波形、２５・・・・・・電圧制御発
振器出力波形、２６，４６・・・・・・波形整形回路内
での計数用カウンター人力波形、４７・・・・・・２倍
標本値、３９・・・・・・２倍標本化出力端子。
Claims (1)
- 波形等化後のバイポーラ信号を標本化し、標本値を演算
して、標本化用クロックとバイポーラ信号との位相差に
応じた電圧を発生する位相比較回路と、前記電圧を制御
電圧として発振周波数が制御される電圧制御発振器と、
前記バイポーラ信号の基本周波数に固定された固定発振
器と、前記固定発振器の出力に遅延を持たせる手段とを
備えたことを特徴とする標本化用クロック位相制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161421A JPH0326113A (ja) | 1989-06-23 | 1989-06-23 | 標本化用クロック位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161421A JPH0326113A (ja) | 1989-06-23 | 1989-06-23 | 標本化用クロック位相制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0326113A true JPH0326113A (ja) | 1991-02-04 |
Family
ID=15734782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161421A Pending JPH0326113A (ja) | 1989-06-23 | 1989-06-23 | 標本化用クロック位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0326113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000000975A1 (fr) * | 1998-06-30 | 2000-01-06 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit a boucle a phase asservie |
| WO2014057711A1 (ja) | 2012-10-09 | 2014-04-17 | サンテプラス株式会社 | 装着式双眼鏡 |
-
1989
- 1989-06-23 JP JP1161421A patent/JPH0326113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000000975A1 (fr) * | 1998-06-30 | 2000-01-06 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit a boucle a phase asservie |
| US6441661B1 (en) | 1998-06-30 | 2002-08-27 | Asahi Kasei Kabushiki Kaisha | PLL circuit |
| WO2014057711A1 (ja) | 2012-10-09 | 2014-04-17 | サンテプラス株式会社 | 装着式双眼鏡 |
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