JPS5931060Y2 - 可変分周装置 - Google Patents

Description

【考案の詳細な説明】 本考案は位相同期ループ（ＰＬＬ）で構成される周波数
シンセサイザー等に使用される可変分周装置係り、特に
分数倍の分周も可能な可変分周装置に関する。

一般にＰＬＬで構成される周波数シンセサイヂーは、第
１図のように構成されプログラマブル分周器１の分周比
Ｎを変更することにより、電圧制御発振器２より基準周
波数発振器３の基準周波数ｆｒの整数Ｎ倍の周波数ｆ。

＝Ｎｆｒを安定に発振することができるもので、最近受
信機の局部発振回路をこの周波数シンセサイザーで構成
し、基準周波数ｆｒを受信バンドの局間周波数に対応さ
せ、分周比Ｎをｌずつ変更することにより、局間周波数
ステップで局部発振周波数ｆ。

が得られるシンセサイザー受信機が実用化されている。

而して従来の周波数シンセサイザーでは、発振周波数ｆ
。

は基準周波数ｆ、の整数倍で発振される為、例えば受信
機に於いて基準周波数ｆｒを１００ＫＨｚに設定すると
、局間周波数が５０ＫＨｚの局が受信出来なくなる為、
基準周波数ｆｒの分数倍にＰＬＬをロックさせることが
要望され、−例として既に特公昭５１−４９５４０号公
報に示された第２図のような方法が提案されている。

即ち縦続接続されたカウンターで構成されたプログラマ
ブル分周器１に入力される局部発振周波数ｆ。

を、プログラマブル分周器１の計数サイクル終了時発生
される出力パルス毎にゲート回路４を制御し、今度は反
転したプログラマブル分周器１に入力することにより、
第３図に示すようにカウントをパルスの立上り時と立下
り時とに切換えることによって、分周比Ｎの瞳が小数点
以下の数を有しても分周できるものである。

ところで上述の構成に於いては、プログラマブル分周器
１の計数サイクルの終了は、一般に分局器の出力が”０
″になったことを検出し、検出時プリセツト信号を発生
するよう構成されている為、Ｏを検出する時間とプリセ
ットする時間とが入力クロックの同−周期内にあるので
、入力周波数が高くなりクロック幅が狭くなると、”０
”を検出してプリセットするまでの時間がクロックの一
周期内に納まらなくなる為、”０″を検出しプリセット
信号を発生するゲートの特性で最高動作周波数が決定さ
れ、分周器自身の最高動作周波数まで動作領域が伸びな
い欠点がある。

そこでカウンターに於いては、カウンターの内容を検出
する時間とプリセットを行なう時間とに遅延回路によっ
て差を設け、入力クロックの同−周期内としないように
した周波数エクステンダー技術が用いられている。

具体的には第４図のように構成され、カウンター５の内
容を検出する検出回路６の出力をＤ−フリップフロップ
γで遅延させ、プリセット信号を発生させている。

この周波教主クステンダーでは動作タオミングは第５図
のようになる為、例えばＰ、で検出しＰ２でプリセット
信号Ｓ２を発生させた場合、次のクロックＰ３の到来時
もプリセット信号Ｓ２がまだ存在しており、クロックＰ
３がカウントされないことになる為、実際は検出回路６
では”２”を検出するよう構成される。

したがって例えば６分周する時の動作タイミングは第６
図のようになる。

このように検出時間とプリセット動作時間とは、夫々人
力クロックの一周期近くの遅延があってもよい為、カウ
ンターが無理なく動作しカウンターは、カウンターの最
高動作周波数まで高められる。

本考案はこの周波数エクステンダー技術を分数倍の分周
を行なう可変分周装置に応用したものである。

以下本考案の実施例を図面に基づき説明する。

１は縦続接続された１０進ダウンカウンタ−で構成され
たプログラマブル分周器で、分局比が入力端Ｊ、〜Ｊ］
２に加えられるよう構成されている。

８はプログラマブル分周器１の出力が”２”になった時
検出出力Ｓ１を発生する検出回路で、出力はＤ−フリッ
プフロップ９，１０に導かれている。

１１は分周される入力信号ｆ。

を適宜反転してプログラマブル分周器１に加える反転手
段で、入力信号ｆ。

が直接入力されたＡＮＤゲート１２とインバーター１３
を介して人力されたＡＮＤゲート１４と両ＡＮＤゲ′−
ト１２．１４の出力が入力され出力がプログラマブル分
周器１に入力されたＯＲゲート１５及びセット出力Ｑが
ＡＮＤゲ゛−ト１４にリセット出力見がＡＮＤゲート１
２に導かれたＤ−フリップフロップ１６で構成されてい
る。

１Ｔはプログラマブル分周器１の分局を整数倍か分数倍
かに切換える切換信号Ｓ。

に応じ、Ｄ−フリップフロップ９，１０の出力を選択す
るゲ゛−ト回路で、ＡＮＤゲート１８．１９及びＯＲゲ
ート２０で構成され、ＡＮＤゲート１８．１９の一方の
入力には夫々Ｄ−フリップフロップ９，１０の出力が導
かれ、他方の入力には切換信号Ｓ。

が直接及びインバーター２１を介して加えられている。

そしてＯＲゲ゛−ト２０の出力がプログラマブル分周器
１のプリセットイネーブル端子ＰＥに加えられると共に
、インバーター２２を介して反転手段１１のＤ−フリッ
プフロップ１６のクロックパルス入力端子ＣＰに加えら
れている。

又、Ｄ−フリップフロップ９，１０のクロックパルス入
力端子ＣＰには入力信号ｆ。

が導かれ、入力信号に同期して動作するよう構成され、
分周された出力ｆＶがＤ−フリップフロップ９のセット
出力Ｑから取り出されている。

更に切換信号Ｓ。のインバーター出力が、反転手段１１
のＤ−フリップフロップ１６のリセット端子Ｒに加えら
れることにより、整数倍の分周ではＤ−フリップフロッ
プ１６を強制的にリセット状態に保持するよう構成され
ている。

次に斯る構成よりなる本考案の動作につき説明する。

先ず切換信号Ｓ。

が発生していない整数倍の分周につき説明する。

この時インバーター２１の出力により、反転手段１１の
Ｄ−フリップフロップ１６は強制的にリセット状態に設
定されることにより、ＡＮＤゲート１２が開かれプログ
ラマブル分周器１には入力信号ｆ。

が常時入力される。方ゲート回路１７はＡＮＤゲート１
８が開かれることにより、Ｄ−フリップフロップ９の出
力がプログラマブル分周器１のプリセットイネーブル信
号として作用する。

斯る状態に於いて例えば５分周を行なう場合につき説明
する。

この時プログラマブル分周器１には分周比の′５″が設
定されており、入力信号ｆ。

が入力される毎に１ずつダウンカウントされ、分周器１
の瞳が２”になると検出回路８から検出出力Ｓ、が発生
され、続いてＤ−フリップフロップ９から１クロツク遅
れてプリセットイネーブル信号Ｓ２が発生され、ゲート
回路１７を介してプログラマブル分周器１のプリセット
イネーブル端子ＰＥに入力されることにより、プログラ
マブル分周器１に分周比の５”が入力され再び分局サイ
クルを繰り返す、この時−発白の入力信号は前述のよう
に計数されない為、プログラマブル分周器１の値は第８
図に示すように５．５，４，３，２と変化され、再び２
になった時検出信号Ｓ、が発生される。

かくして入力信号ｆ。が５分周されたことになる。

次に分数倍の分周を行なう場合につき説明する。

この時切換信号Ｓ。

が発生されることにより、反転手段１１のＤ−フリップ
フロップ１６の強制リセット状態が解除されると共に、
ゲート回路１７のＡＮＤゲート１９が開かれることによ
り、今度はＤ−フリップフロップ１０の出力がプリセッ
トイネーブル信号として作用するよう切換えられる。

この状態に於いて例えば５−！−分周を行なう場合につ
き説明する。

この場合もプログラマブル分周器１の分周比としては５
゛′が設定され、入力信号ｆ。

が入力される度にダウンカウントが行なわれ、分周器１
の喧が”２″になると前述と同様にして、検出回路８か
ら検出出力Ｓ１が発生され、次の入力信号ｆ。

でＤ−フリップフロップ９から出力Ｓ２が発生されるが
、この出力信号はＡＮＤゲート１８が閉じていることに
より、プリセットイネーブル信号とはならずプログラマ
ブル分周器１の瞳は”１′′になる。

そして次の入力信号ｆ。で今度はＤ−フリップフロップ
１０から出力が発生されると、この出力信号Ｓ３はＡＮ
Ｄゲート１９０Ｒゲート２０を介してプログラマブル分
周器１のプリセットイネーブル端子ＰＥに入力されるこ
とにより、プログラマブル分周器１には入力端Ｊ、〜Ｊ
１□に設定されている分周比゛５″がプリセットされる
。

一方ゲート回路１７の出力はインバーター２２を介して
反転手段１１のクロックパルス入力端子ＣＰに加えられ
ることにより、反転手段１１のＤ−フリップフロップ１
６が次の入力信号ｆ。

で反転される。したがって反転手段１１はＡＮＤゲート
１４が開かれることにより、プログラマブル分周器１に
は入力信号ｆ。

の反転された信号ｆ。

が入力される。この時プログラマブル分周器１はカウン
ト動作しない為、依然“５″の状態である。

そして入力信号ｆ。が入力される度にダウンカウントさ
れ、呟が２になると検出回路８より検出出力Ｓ１が発生
され、前述のようにプリセットイネーブル信号Ｓ３の発
生で、プログラマブル分周器１は５″に設定される。

したがつて入力信号ｆ。

を考えると５７分周されたことになる。

その後はプリセットイネーブル信号Ｓ３の立下りで反転
手段１１のＤ−フリップフロップ１６が反転されること
により、再びＡＮＤゲート１２が開かれプログラマブル
分周器１には入力信号ｆ。

が入力され前述の計数サイクルを繰り返す（第９図参照
）。

同、上述の説明ではプログラマブル分周器１が”２″に
なった事を検出しているが、分数倍の分局をする場合に
は入力信号ｆ。

が反転される際、プログラマブル分周器１でカウントさ
れない事から、第１０．１１図のように検出回路２３で
”１”を検出するように構成しＤ−フリップフロップ２
４の出力をプリセットイネーブル信号として用いれば、
分数倍の分周が可能である。

更に前述の説明ではＤ−フリップフロップ８゜９の出力
をゲート回路１Ｔで選択するよう構成したが第１２図の
ように切換信号Ｓ。

でもって検出回路８，２３を”２′′を検出するか”１
”を検出するか切換えるよう構成すれば整数倍と分数倍
の分局を切換えて行なうことができる。

上述の如く本考案の可変分局器は、入力信号を適宜反転
させることにより、分数倍の分周を行なうものに、周波
数エクステンダー技術を応用することにより可変分周器
の動作周波数を高めたもので、実用的効果大なるもので
ある。

【図面の簡単な説明】

第１図はＰＬＬの構成を示す図、第２図は第１図要部の
従来例を示す図、第３図は第２図の動作説明図、第４図
は周波数エクステンダ技術を示す図、第５図、第６図は
第４図の動作説明図、第１図は本考案の構成を示す図、
第８図、第９図は第７図の動作説明図、第１０図は本考
案の他の実施例を示す図、第１１図は第１０図の動作説
明図、第１２図は同じく他の実施例を示す図である。 １・・・・・・プログラマブル分周器、８，２３・・・
・・・検出回路、１１・・・・・・反転手段、１Ｔ・・
・・・・ゲート回路。

Claims (3)

【実用新案登録請求の範囲】
1. （１）入力信号を整数の分周比で分周するプログラマブ
   ル分周器と、該分周器への入力信号を反転させる反転手
   段と、前記分局器が所定の値になった事を検出する検出
   手段と、該検出手段の出力を入力信号に同期して所定期
   間遅延させる遅延手段で構成し、遅延手段の出力でプロ
   グラマブル分周器へのプリセット及び反転手段を駆動す
   るよう構成したことを特徴とする可変分周装置。
2. （２）前記遅延手段の出力の立上りでプログラマブル分
   周器へのプリセットを行ない、立下りで前記反転手段を
   駆動することを特徴とする実用新案登録請求の範囲第１
   項記載の可変分周装置。
3. （３）前記検出手段で”１″を検出し、検出出力を入力
   信号の１周期分遅延手段で遅延したことを特徴とする実
   用新案登録請求の範囲第１項記載の可変分周装置。