JPH03235521A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH03235521A JPH03235521A JP2031977A JP3197790A JPH03235521A JP H03235521 A JPH03235521 A JP H03235521A JP 2031977 A JP2031977 A JP 2031977A JP 3197790 A JP3197790 A JP 3197790A JP H03235521 A JPH03235521 A JP H03235521A
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- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、位相同期回路におけるプルインレンジと位相
ノイズの改良に関するものである。
ノイズの改良に関するものである。
〈従来の技術〉
第３図は従来の位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ Ｃ１ｒｃｕｉｔ ： Ｐ Ｌ Ｌ回路）
の−例を示す構成プロ／り図である。電圧制御発振器１
の出力は分周器２で分周された後、位相検出器３におい
て基準信号発生器４の出力と位相か比較される。位相検
出器３の出力はループフィルタ５で直流成分が抽出され
、電圧制御発振器１に加わって、その発振周波数を制御
する。位相検出器３としては大きく分けて２つの方式が
あり、その第１ははモトローラ社のＭＣ４０４４に代表
されるフリップフロップを使用したもの、その第２はミ
キサーまたはＥＸＯＲ（排他論理和）回路を使用した乗
算型のものである。
ｄ Ｌｏｏｐ Ｃ１ｒｃｕｉｔ ： Ｐ Ｌ Ｌ回路）
の−例を示す構成プロ／り図である。電圧制御発振器１
の出力は分周器２で分周された後、位相検出器３におい
て基準信号発生器４の出力と位相か比較される。位相検
出器３の出力はループフィルタ５で直流成分が抽出され
、電圧制御発振器１に加わって、その発振周波数を制御
する。位相検出器３としては大きく分けて２つの方式が
あり、その第１ははモトローラ社のＭＣ４０４４に代表
されるフリップフロップを使用したもの、その第２はミ
キサーまたはＥＸＯＲ（排他論理和）回路を使用した乗
算型のものである。
〈発明が解決しようとする課駅〉
しかしながら、前者はＰＬＬに引込む周波数範囲か無限
大と広いが、位相ノイズが大きいという欠点かある。ま
た後者は位相ノイズが小さい反面、引込む周波数範囲か
狭いという欠点がありカこ。
大と広いが、位相ノイズが大きいという欠点かある。ま
た後者は位相ノイズが小さい反面、引込む周波数範囲か
狭いという欠点がありカこ。
本発明は上記の問題を解決するためになされたもので、
引込み周波数範囲を広くしたまま、位相ノイズの小さい
位相同期回路を実現することを目的とする。
引込み周波数範囲を広くしたまま、位相ノイズの小さい
位相同期回路を実現することを目的とする。
く課題を解決するための手段〉
本発明の第１は電圧制御発振器の出力を分周した分周信
号を乗算型の位相検出器で基準信号と比較し、位相検出
器の出力をループフィルタを介して前記電圧制御発振器
に帰還する位相同期回路に係るもので、その特徴とする
ところは分周信号を計数する第１のカウンタと、基準信
号を計数する第２のカウンタと、前記第１および第２の
カウンタの計数値の少なくともＬＳＢを含む所定の連続
する下位ビットを除いた出力同士を比較する比較回路と
、この比較回路の出力に対応して電圧制御発振器の制御
入力に電圧を加算または減算する出力回路とを備え、基
準信号と分周信号の周波数の差が位相検出器の引込み周
波数範囲を越えた場合に、引込み動作を行うように構成
した点にある。
号を乗算型の位相検出器で基準信号と比較し、位相検出
器の出力をループフィルタを介して前記電圧制御発振器
に帰還する位相同期回路に係るもので、その特徴とする
ところは分周信号を計数する第１のカウンタと、基準信
号を計数する第２のカウンタと、前記第１および第２の
カウンタの計数値の少なくともＬＳＢを含む所定の連続
する下位ビットを除いた出力同士を比較する比較回路と
、この比較回路の出力に対応して電圧制御発振器の制御
入力に電圧を加算または減算する出力回路とを備え、基
準信号と分周信号の周波数の差が位相検出器の引込み周
波数範囲を越えた場合に、引込み動作を行うように構成
した点にある。
（２）本発明の第２は電圧制御発振器の出力を分周した
分周信号を乗算型の位相検出器で基準信号と比較し、位
相検出器の出力をループフィルタを介して前記電圧制御
発振器に帰還する位相同期回路に係るもので、その特徴
とするところは基準信号を所定の分周比で分周する分周
器と、分周信号を計数するとともに前記分周器の出力に
よりリセットされるカウンタと、このカウンタの計数値
を前記分周比に対し少なくともＬＳＢを含む所定の連続
する下位ビットが示す最大値だけ上下にずれた値と比較
する比較回路と、この比較回路の出力に対応して電圧制
御発振器の制御入力に電圧を加算または減算する出力回
路とを備え、基準信号と分周信号の周波数の差が位相検
出器の引込み周波数範囲を越えた場合に、引込み動作を
行うように構成した点にある。
分周信号を乗算型の位相検出器で基準信号と比較し、位
相検出器の出力をループフィルタを介して前記電圧制御
発振器に帰還する位相同期回路に係るもので、その特徴
とするところは基準信号を所定の分周比で分周する分周
器と、分周信号を計数するとともに前記分周器の出力に
よりリセットされるカウンタと、このカウンタの計数値
を前記分周比に対し少なくともＬＳＢを含む所定の連続
する下位ビットが示す最大値だけ上下にずれた値と比較
する比較回路と、この比較回路の出力に対応して電圧制
御発振器の制御入力に電圧を加算または減算する出力回
路とを備え、基準信号と分周信号の周波数の差が位相検
出器の引込み周波数範囲を越えた場合に、引込み動作を
行うように構成した点にある。
く作用〉
下位ビットに不感帯を有する比較回路を用いて分周信号
と基準信号の計数値を比較することにより、ロック外れ
状態を検出して発振周波数を引込み周波数範囲内に引き
戻すことかできる。
と基準信号の計数値を比較することにより、ロック外れ
状態を検出して発振周波数を引込み周波数範囲内に引き
戻すことかできる。
〈実施例〉
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係る位相同期回路の一実施例を示す構
成ブロック図である。第３図と同じ部分は同一の記号を
付して説明を省略する。第３図の分周器２および基準信
号発生器４は第１図では省略している。
成ブロック図である。第３図と同じ部分は同一の記号を
付して説明を省略する。第３図の分周器２および基準信
号発生器４は第１図では省略している。
６は分周器２からの分周信号の周波数ｆｖを分周比Ｍで
分周する第２の分周器、７は分周器６の出力を計数する
第１のカウンタ、８はカウンタ７の出力を保持する第１
のラッチ回路である。９は基準信号の周波数ｆＲを分周
比Ｍで分周する第３の分周器、１０は分周器９の出力を
計数する第２のカウンタ、１１はカウンタｌＯの出力を
保持する第２のラッチ回路である。１２はカウンタ８お
よびカウンタ１１の計数値のＬＳＢ （Ｑ。）を除いた
出力（Ｑ１〜Ｑｏ）同士を比較するディジタルコンパレ
ータからなる比較回路、１３．１４はそれぞれ正の電圧
源ＶＳ＋および負の電圧源ＶＳ−にその一端が接続する
定電流源、ＳＷｌ、３Ｗ２はそれぞれの一端に定電流源
１３．１４の他端が接続しそれぞれ比較器１２のＡ ＞
Ｂ出力、Ａ＜Ｂ出力によって駆動されるスイッチ、１
５はスイッチＳＷＩ、ＳＷ２の他端が入力に接続し、出
力電圧が電圧制御発振器１の制御入力に加算される電流
／電圧変換器である。１３〜１５．ＳＷＩ ＳＷ２は
比較回路１２の出力に対応して電圧制御発振器１の制御
入力に電圧を加算または減算する出力回路を構成する。
分周する第２の分周器、７は分周器６の出力を計数する
第１のカウンタ、８はカウンタ７の出力を保持する第１
のラッチ回路である。９は基準信号の周波数ｆＲを分周
比Ｍで分周する第３の分周器、１０は分周器９の出力を
計数する第２のカウンタ、１１はカウンタｌＯの出力を
保持する第２のラッチ回路である。１２はカウンタ８お
よびカウンタ１１の計数値のＬＳＢ （Ｑ。）を除いた
出力（Ｑ１〜Ｑｏ）同士を比較するディジタルコンパレ
ータからなる比較回路、１３．１４はそれぞれ正の電圧
源ＶＳ＋および負の電圧源ＶＳ−にその一端が接続する
定電流源、ＳＷｌ、３Ｗ２はそれぞれの一端に定電流源
１３．１４の他端が接続しそれぞれ比較器１２のＡ ＞
Ｂ出力、Ａ＜Ｂ出力によって駆動されるスイッチ、１
５はスイッチＳＷＩ、ＳＷ２の他端が入力に接続し、出
力電圧が電圧制御発振器１の制御入力に加算される電流
／電圧変換器である。１３〜１５．ＳＷＩ ＳＷ２は
比較回路１２の出力に対応して電圧制御発振器１の制御
入力に電圧を加算または減算する出力回路を構成する。
カウンタ７．１０のリセット端子およびラッチ回１８．
１１のクロック端子には周波数ｆ。／２のクロック信号
が印加される。
１１のクロック端子には周波数ｆ。／２のクロック信号
が印加される。
上記の構成の位相同期回路の動作を次に説明する。周波
数ｆｖの分周信号および周波数ｆＲの基準信号はそれぞ
れ分周器６および９で分周されてそれぞれ周波数ｆｖ／
Ｍ、ｆＲ／Ｍとなる。カウンタ７および１０は周波数ｆ
ｏ／２のクロック信号の立上がりとともに、カウントア
ツプ端子に加わる周波数ｆｖ／Ｍ、ｆ、／Ｍの信号の計
数を開始し、前記クロック信号の立ち下がりとともに１
／ｆｏ秒間の計数値ｆｖ／Ｍｆｏ、ｆ、／Ｍｆ。
数ｆｖの分周信号および周波数ｆＲの基準信号はそれぞ
れ分周器６および９で分周されてそれぞれ周波数ｆｖ／
Ｍ、ｆＲ／Ｍとなる。カウンタ７および１０は周波数ｆ
ｏ／２のクロック信号の立上がりとともに、カウントア
ツプ端子に加わる周波数ｆｖ／Ｍ、ｆ、／Ｍの信号の計
数を開始し、前記クロック信号の立ち下がりとともに１
／ｆｏ秒間の計数値ｆｖ／Ｍｆｏ、ｆ、／Ｍｆ。
がランチ回路８，１１にそれぞれ保持される。ラッチ回
＃１ｓ、ｉｉのＬ Ｓ Ｂ （Ｌｅａｓｔ ５１ｇｎ１
ｆｉｃａｎｔＢａｔ ）を除いた出力がディジタルコン
パレータ１２のそれぞれＡ入力（Ａｏ〜Ａ、、）、Ｂ人
カ（Ｂ 〜Ｂ ）となっているので、ｆｖ／ＭｆＯｎ
−１ ゜かｆＲ／Ｍｆｏより２以上大きいとき、すなわち ｆｖ／Ｍｆｏ＞ｆＲ／Ｍｆｏ＋１ 、’、ｆ■＞ｆＲ＋Ｍｆ。
＃１ｓ、ｉｉのＬ Ｓ Ｂ （Ｌｅａｓｔ ５１ｇｎ１
ｆｉｃａｎｔＢａｔ ）を除いた出力がディジタルコン
パレータ１２のそれぞれＡ入力（Ａｏ〜Ａ、、）、Ｂ人
カ（Ｂ 〜Ｂ ）となっているので、ｆｖ／ＭｆＯｎ
−１ ゜かｆＲ／Ｍｆｏより２以上大きいとき、すなわち ｆｖ／Ｍｆｏ＞ｆＲ／Ｍｆｏ＋１ 、’、ｆ■＞ｆＲ＋Ｍｆ。
のときＡ＞Ｂとなり、ＳＷｔがオン、ｓｗ２はオフとな
る。ｆ／ＭｆＯがｆ Ｒ／ Ｍ ｆ ｏより２以上手さ
いとき、すなわち ｆｖ／Ｍｆｏ＜ｆＲ／Ｍｆｏ−１ 、’、ｆ■＜ｆＲ−ＭｆＯ のときＡ＜８となるので、ＳＷＩがオフ、ＳＷ２はオン
となる。また ｆＲ−Ｍｆｏ＜ｆｖ＜ｆＲ＋Ｍｆ。
る。ｆ／ＭｆＯがｆ Ｒ／ Ｍ ｆ ｏより２以上手さ
いとき、すなわち ｆｖ／Ｍｆｏ＜ｆＲ／Ｍｆｏ−１ 、’、ｆ■＜ｆＲ−ＭｆＯ のときＡ＜８となるので、ＳＷＩがオフ、ＳＷ２はオン
となる。また ｆＲ−Ｍｆｏ＜ｆｖ＜ｆＲ＋Ｍｆ。
のときＳＷｌ、ＳＷ２は共にオフとなる。ＳＷＩがオン
になると電圧制ｍ発振器１の発振周波数ｆｏｕｔか低く
なり、周波数ｆｖ （＝ｆｏｕｔ／Ｎ）が低くなる。
になると電圧制ｍ発振器１の発振周波数ｆｏｕｔか低く
なり、周波数ｆｖ （＝ｆｏｕｔ／Ｎ）が低くなる。
ＳＷ２がオンになると電圧制御発振器１の発振周波数ｆ
が高くなり、周波数ｆ、がｕｔ 高くなる。ＳＷｌ、ＳＷ２が共にオフのときは位相検出
器３を介してＰＬＬ動作が行なわれる。したがってＭ
ｆ ｏを乗算型位相検出器３の引込み周波数範囲と対応
して設定すれば、基準信号と分周信号の周波数の差が位
相検出器３の引込み周波数範囲を越えた場合に、引込み
動作を行うように構成することができる９ このような構成の位相同期回路によれば、引込み周波数
範囲を乗算型位相検出器のそれよりも大幅に拡大するこ
とができる。
が高くなり、周波数ｆ、がｕｔ 高くなる。ＳＷｌ、ＳＷ２が共にオフのときは位相検出
器３を介してＰＬＬ動作が行なわれる。したがってＭ
ｆ ｏを乗算型位相検出器３の引込み周波数範囲と対応
して設定すれば、基準信号と分周信号の周波数の差が位
相検出器３の引込み周波数範囲を越えた場合に、引込み
動作を行うように構成することができる９ このような構成の位相同期回路によれば、引込み周波数
範囲を乗算型位相検出器のそれよりも大幅に拡大するこ
とができる。
また乗算型位相検出器を用いているので、位相ノイズが
小さい。
小さい。
また周波数検出器としてカウンタおよびディジタルコン
パレータを使用しているので、従来のものと異なり、ロ
ーパスフィルタを入れる必要がなく、小形化、ＩＣ化が
容易である。
パレータを使用しているので、従来のものと異なり、ロ
ーパスフィルタを入れる必要がなく、小形化、ＩＣ化が
容易である。
なお上記の実施例において、カウンタのＬＳＢを除いた
出力をディジタルコンパレータで比較しているが、引込
み周波数範囲に対応ｊ７て、ＬＳＢを含んで連続する任
意の数の下位ビットを除いた出力同士（例えばＱ３〜Ｑ
ｏ＞を比較することができる。
出力をディジタルコンパレータで比較しているが、引込
み周波数範囲に対応ｊ７て、ＬＳＢを含んで連続する任
意の数の下位ビットを除いた出力同士（例えばＱ３〜Ｑ
ｏ＞を比較することができる。
また分周器６．９は周波数ｆ、ｆＲをカランν
りの動作周波数まで落すために用いているが、発振周波
数か低い場合や高速のカウンタを用いる場合には省略し
てもよい。
数か低い場合や高速のカウンタを用いる場合には省略し
てもよい。
また出力回路の構成は上記の構成に限らず、コンパレー
タの出力に応じて電圧制御発振器の制御入力に電圧を加
減算することのできる任意の回路構成をとることができ
る。
タの出力に応じて電圧制御発振器の制御入力に電圧を加
減算することのできる任意の回路構成をとることができ
る。
第２図は本発明に係る位相同期回路の第２の実施例を示
す構成ブロック図である。第１図と同じ部分は同一の記
号を付して説明を省略する。第１図と異なり、タロツク
パルスとして基準信号を利用している。１６は分周器９
の出力を分周比２１で分周する第４の分周器、１７は分
周器１６の出力を入力とするトグルフリップフロップ回
路である、フリップフロ７１回路１７の出力はカランタ
フのリセント端子およびランチ回路８のクロック端子に
入力する。１８はＡＮＤ回路１６１ １６４、ＯＲ回路
１６２およびＮＯＲ回路１６３を用いて、ラッチ回路８
の出力を後述の設定値と比較する比較回路を構成してい
る。
す構成ブロック図である。第１図と同じ部分は同一の記
号を付して説明を省略する。第１図と異なり、タロツク
パルスとして基準信号を利用している。１６は分周器９
の出力を分周比２１で分周する第４の分周器、１７は分
周器１６の出力を入力とするトグルフリップフロップ回
路である、フリップフロ７１回路１７の出力はカランタ
フのリセント端子およびランチ回路８のクロック端子に
入力する。１８はＡＮＤ回路１６１ １６４、ＯＲ回路
１６２およびＮＯＲ回路１６３を用いて、ラッチ回路８
の出力を後述の設定値と比較する比較回路を構成してい
る。
上記の構成の位相同期回路の動作を次に説明する。トグ
ルスイッチ１７は入力パルスか入る度に出力をハイまた
はローに切換える。カウンタ７のクロック端子に入力す
る周波数ｆＶ／Ｍの信号は２ ・Ｍ／ｆＲの周期で計数
されるので、その計数値は ｎ （ｆ ／Ｍｉｘ （２−Ｍ／ｆＲ）”２ ｆｖ／ｆ
Ｒ・・・（１） となる。比較回路１８はランチ回路８の出力がカウンタ
７のＭ Ｓ Ｂ （Ｈｏ５ｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ＞に対応する２ より２以上大きいとき、すな
わち２１１十１より大きいとき、したがって ｎ ２ ｆｖ／ｆＲ＞２ ＋１ 、’、ｆＶ ＞ｆＲ−（２°＋ １ ） ／２ｎのとき
にＳＷｌかオン、ＳＷ２がオフとなる。ランチ回路８の
出力が２ より２以上小さいとき、すなわち２１−１よ
り小さいとき、したがって２ ｆν／ｆＲ＜２ １ 、’、ｆ ＜ｆ −（２−１）／２ｎＲ のときにＳＷＩがオフ、ＳＷ２がオンとなる。また ｆＲ・（２−１）／２ ＜ｆ ＜ｆ ・〈２゜ｎ Ｒ ＋１＞／２゜ のときはＳＷｌ、３Ｗ２が共にオフとなる。
ルスイッチ１７は入力パルスか入る度に出力をハイまた
はローに切換える。カウンタ７のクロック端子に入力す
る周波数ｆＶ／Ｍの信号は２ ・Ｍ／ｆＲの周期で計数
されるので、その計数値は ｎ （ｆ ／Ｍｉｘ （２−Ｍ／ｆＲ）”２ ｆｖ／ｆ
Ｒ・・・（１） となる。比較回路１８はランチ回路８の出力がカウンタ
７のＭ Ｓ Ｂ （Ｈｏ５ｔ ５１ｇｎ１ｆｉｃａｎｔ
Ｂｉｔ＞に対応する２ より２以上大きいとき、すな
わち２１１十１より大きいとき、したがって ｎ ２ ｆｖ／ｆＲ＞２ ＋１ 、’、ｆＶ ＞ｆＲ−（２°＋ １ ） ／２ｎのとき
にＳＷｌかオン、ＳＷ２がオフとなる。ランチ回路８の
出力が２ より２以上小さいとき、すなわち２１−１よ
り小さいとき、したがって２ ｆν／ｆＲ＜２ １ 、’、ｆ ＜ｆ −（２−１）／２ｎＲ のときにＳＷＩがオフ、ＳＷ２がオンとなる。また ｆＲ・（２−１）／２ ＜ｆ ＜ｆ ・〈２゜ｎ Ｒ ＋１＞／２゜ のときはＳＷｌ、３Ｗ２が共にオフとなる。
したがって第１図の場合と同様に出力回路が動作するこ
とにより、ｆＲ／２ を位相検出器３の引込み周波数範
囲と対応させれば、基′＄信号と分周信号の周波数の差
が乗算型位相検出器３の引込み周波数範囲を越えた場合
に、引込み動作を行うように構成することができる。
とにより、ｆＲ／２ を位相検出器３の引込み周波数範
囲と対応させれば、基′＄信号と分周信号の周波数の差
が乗算型位相検出器３の引込み周波数範囲を越えた場合
に、引込み動作を行うように構成することができる。
このような構成の位相同期回路によれば、第１図の構成
の場合の利点に加えて、周波数で。のクロック信号を必
要としないという利点がある。
の場合の利点に加えて、周波数で。のクロック信号を必
要としないという利点がある。
なお上記の実施例において、比較回路１８はカウンタ７
の計数値を、分周比２ｎに対しＬＳＢか示す最大＠（す
なわち１）だけ上下にずれた値と比較しているか、これ
に限らず、引込み周波数範囲に対応して、少なくともＬ
ＳＢを含む所定の連続する下位ピットが示す最大値（例
えば２ビツトの時は３）たけ上下にずれた値と比較する
ことができる。
の計数値を、分周比２ｎに対しＬＳＢか示す最大＠（す
なわち１）だけ上下にずれた値と比較しているか、これ
に限らず、引込み周波数範囲に対応して、少なくともＬ
ＳＢを含む所定の連続する下位ピットが示す最大値（例
えば２ビツトの時は３）たけ上下にずれた値と比較する
ことができる。
〈発明の効果〉
以上述べたように本発明によれば、引込み周波数範囲を
広くしたまま、位相ノイズの小さい位相同期回路を簡単
な回路構成で実現することができる。
広くしたまま、位相ノイズの小さい位相同期回路を簡単
な回路構成で実現することができる。
第１図は本発明に係る位相同期回路の第１の実施例を示
す構成ブロック図、第２図は本発明に係る位相同期回路
の第２の実施例を示す構成ブロック図、第３図は従来の
位相同期回路を示す構成ブロック図である。 １・・・電圧制御発振器、３・・・位相検出器、５・・
・ループフィルタ、７・・・第１のカウンタ、１０・・
・第２のカウンタ、１２．１８・・・比較回路、１３．
１４・・定電流回路、１５・・・′ＳＳ雷電圧変換回路
１６・・・分周器、ＳＷＩ、ＳＷ２・・・スイッチ。
す構成ブロック図、第２図は本発明に係る位相同期回路
の第２の実施例を示す構成ブロック図、第３図は従来の
位相同期回路を示す構成ブロック図である。 １・・・電圧制御発振器、３・・・位相検出器、５・・
・ループフィルタ、７・・・第１のカウンタ、１０・・
・第２のカウンタ、１２．１８・・・比較回路、１３．
１４・・定電流回路、１５・・・′ＳＳ雷電圧変換回路
１６・・・分周器、ＳＷＩ、ＳＷ２・・・スイッチ。
Claims (2)
- （１）電圧制御発振器の出力を分周した分周信号を乗算
型の位相検出器で基準信号と比較し、位相検出器の出力
をループフィルタを介して前記電圧制御発振器に帰還す
る位相同期回路において、分周信号を計数する第１のカ
ウンタと、 基準信号を計数する第２のカウンタと、 前記第１および第２のカウンタの計数値の少なくともＬ
ＳＢを含む所定の連続する下位ビットを除いた出力同士
を比較する比較回路と、 この比較回路の出力に対応して電圧制御発振器の制御入
力に電圧を加算または減算する出力回路とを備え、 基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成したことを特徴とする位相同期回路。 - （２）電圧制御発振器の出力を分周した分周信号を乗算
型の位相検出器で基準信号と比較し、位相検出器の出力
をループフィルタを介して前記電圧制御発振器に帰還す
る位相同期回路において、基準信号を所定の分周比で分
周する分周器と、分周信号を計数するとともに前記分周
器の出力によりリセットされるカウンタと、 このカウンタの計数値を前記分周比に対し少なくともＬ
ＳＢを含む所定の連続する下位ビットが示す最大値だけ
上下にずれた値と比較する比較回路と、 この比較回路の出力に対応して電圧制御発振器の制御入
力に電圧を加算または減算する出力回路とを備え、 基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成したことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031977A JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031977A JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235521A true JPH03235521A (ja) | 1991-10-21 |
| JP2906263B2 JP2906263B2 (ja) | 1999-06-14 |
Family
ID=12346009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031977A Expired - Lifetime JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906263B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035217A (ja) * | 2006-07-28 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法 |
-
1990
- 1990-02-13 JP JP2031977A patent/JP2906263B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035217A (ja) * | 2006-07-28 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906263B2 (ja) | 1999-06-14 |
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