JPH0516743A - 系統周波数に同期したデジタルサンプリング方式 - Google Patents

Abstract

(57)【要約】 【目的】 １サイクルの分割を等分にしうるサンプリン
グ信号を得ることのできる系統周波数に同期したデジタ
ルサンプリング方式を提供すること。 【構成】 系統入力の１サイクル期間基準発振器６の周
波数を１サイクルカウンタ５でカウントし、このカウン
ト値を周波数ラッチ回路７でラッチした１サイクル周波
数のｍビット分破棄した値をデジタルＰＬＬ回路２０の
アップダウンカウンタ２２に入力し、この出力をベース
カウンタ２３に同期的に再ロードし、ベースカウンタ２
３から１サイクルを２^m等分するサンプリング信号を出
力すると共に、ベースカウンタ２３の出力を２^m分周回
路２４で分周し、位相比較回路２５で系統周波数ｆ_inの
位相と分周回路２４からの自走周波数Ｖ_DPffとの位相と
を比較し、アップダウンカウンタ２２を制御して、サン
プリング信号の同期をとる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】電力用保護装置，系統観測装置な
どにおける系統電圧，電流のデジタルサンプリング方式
に関する。

【０００２】

【従来の技術】デジタルリレーとその応用装置である系
統観測装置（例えば、系統現象記録装置，系統電圧自動
記録装置等）は、系統電圧，電流情報を数百Ｈｚ（例え
ば６００Ｈｚ）程度でサンプリングし、例えば、面積，
２積，３積法等で実効値化している。

【０００３】電圧，電流の実効値化では上記サンプリン
グで十分であったが、系統電圧，電流の分析が必要にな
ってきている。この分析方法に高調波分析がある。この
ような場合、フーリエ変換技術を用いて行うことにな
る。フーリエ変換には求める高調波次数によりサンプリ
ング周波数が決まる。

【０００４】

【発明が解決しようとする課題】フーリエ変換では、１
サイクルを等分割（サンプリング）したデータを使用す
る方が誤差が小さくなる。換言すると、系統電圧，電流
情報等の分析する入力に同期したサンプリングであり、
等分割でないとフーリエ変換結果に誤差を含むことにな
る。この誤差を小さくするには次のことが考えられる。

【０００５】（１）求める次数の高調波周波数より高い
周波数でサンプリングし、多くのデータを使用する。

【０００６】（２）求める次数の高調波周波数の数倍程
度の周波数でサンプリングする場合、入力周波数と同期
をとり、サンプリングによる１サイクルの分割を等分に
する。

【０００７】系統現象（系統事故等を含む）を観測する
ニーズからリアルタイムでその１サイクルのデータを処
理するには、Ａ／Ｄ変換処理時間を確保するため、上記
（２）の案が実用的となる。（１）の案は観測対象が安
定しており、連続する波形の場合に適している。

【０００８】本発明は、１サイクルの分割を等分にしう
るサンプリング信号を得ることのできる系統周波数に同
期したデジタルサンプリング方式を提供することにあ
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の系統周波数に同期したデジタルサンプリン
グ方式は、系統周波数の１サイクル期間基準発振周波数
をカウントし、このカウント値を１サイクル毎にラッチ
した１サイクル周波数のｍビット分を破棄した値をデジ
タルＰＬＬ回路のアップダウンカウンタに入力して、デ
ジタルＰＬＬ回路により系統周波と同期をとり、系統周
波と同期した１サイクルを２^m等分するサンプリング信
号を得るものである。

【００１０】１サイクル毎にラッチした１サイクル周波
数を最低周波数設定値及び最高周波数設定値と比較し、
１サイクル周波数が最低周波数設定値以下又は最高周波
数設定値以上の場合は、デジタルＰＬＬ回路のアップダ
ウンカウンタを最低周波数設定値又は最高周波数設定値
のｍビット分を破棄した値をセットし、１サイクル周波
数が最低，最高周波数設定値間にある場合は、アップダ
ウンカウンタをアップダウンモードとして１サイクル周
波数のｍビット分を破棄した値を入力するとよい。

【００１１】

【作用】系統周波数の１サイクル期間基準発振周波数を
カウントし、ラッチした１サイクル周波数を２^mで割れ
ば、系統周波を２^m等分したサンプリングタイミングと
なる。２^m等分は１サイクル周波数のｍビットの破棄
（ｍビットの右シフト）で実現できる。

【００１２】しかして、サイクル周波数のｍビットを破
棄した値をデジタルＰＬＬ回路のアップダウンカウンタ
に入力すれば、ベースカウンタから１サイクルを２^m等
分するサンプリング信号が得られる。

【００１３】デジタルＰＬＬ回路は、系統周波数の位相
と分周回路からの自走周波数の位相が合うようにリアル
タイムで毎周期補正する機能を有するので、ベースカウ
ンタからのサンプリング信号を２^m分周した自走周波数
を系統周波数と位相比較してアップダウンカウンタを制
御すれば、サンプリング信号は系統周波数と同期する。

【００１４】周波数分析において、求める高次数をｎ次
とすると、サンプリング周波数はサンプリング定理から
系統周波数ｆ_in×ｎ×２以上となる。本発明は１サイク
ルの等分をｍビットの破棄で行っているので、例えばｍ
＝７とすると、２⁷＝１２８等分となり、サンプリング
周波数は系統周波数が５０Ｈｚの場合、５０×１２８＝
６４００Ｈｚとなり、サンプリング定理から６４次まで
の分析が可能となる。

【００１５】１サイクル周波数を最低周波数設定及び最
高周波数設定との比較を行いアップダウンカウンタの入
力切換をする場合は、１サイクル周波数が最低周波数設
定値と、最高周波数設定値の範囲内において、系統周波
数と同期した１サイクルを２^m等分するサンプリング信
号が得られる。

【００１６】

【実施例】本発明の実施例を図面を参照して説明する。

【００１７】第１実施例 図１において、１及び２は系統電源のＲ相及びＳ相電圧
Ｖａ，Ｖｂが入力する基本波バンドパスフィルタ、３は
このフィルタ１及び２を通った基本波電圧からＲ，Ｓ相
線間電圧Ｖ_RS（図２（ア））を得る加算器である。以上
の回路１〜３は適宜構成することができる。

【００１８】４はゼロクロスコンパレータにより線間電
圧Ｖ_RSを矩形波に変換したゼロクロス矩形波（図２
（イ））の立ち上がり状変を検出してゼロクロスパルス
（図２（ウ））を出力するゼロクロス検出回路。

【００１９】５はゼロクロス矩形波の１サイクル間基準
発振器６の発振周波数１２ＭＨｚをカウントする１９ビ
ットの１サイクルカウンタ、７は１サイクルカウンタ５
の１サイクル間カウント値（＝周波数ｆ）をゼロクロス
状変パルスにより１サイクル毎にラッチし、その周波数
ｆを次段に出力する１９ビットの周波数ラッチ回路。

【００２０】１０は周波数ラッチ回路７の周波数ｆが入
力する同期追従範囲判定回路で、最低周波数設定部１
１，最高周波数設定部１２と、周波数ｆと設定部１１，
１２の最低，最高周波数設定値ｆ_min，ｆ_maxとを夫々比
較する最低周波数比較部１３，最高周波数比較部１４と
からなる。

【００２１】最低，最高周波数設定部１１，１２は系統
入力周波数の同期追従範囲を定めたバッファで、設定は
ＣＰＵで書込みラッチする方法で行う。また、５０Ｈ
ｚ，６０Ｈｚの２種は設定バッファの切換で行う。

【００２２】２０は系統周波数に同期したサンプリング
周波数を得るためのデジタルＰＬＬ（ＤＰＬＬ）回路
で、入力切換回路２１，アップダウンカウンタ２２，ベ
ースカウンタ２３，分周回路２４，位相比較回路２５か
らできている。

【００２３】入力切替回路２１は、ＤＰＬＬを行うため
アップダウンカウンタ２２の設定を行うもので、同期追
従範囲判定回路１０からの１９ビットの最低，最高周波
数の７ビット分を破棄した１２ビット分により、以下の
ように入力を切替えるものである。

【００２４】 ｆ＞ｆ_minの場合、ｆ'_minをアップダウンカウンタにセ
ット ｆ_min≦ｆ≦ｆ_maxの場合、アップダウンカウンタはアッ
プダウンモード ｆ＞ｆ_maxの場合、ｆ'_maxをアップダウンカウンタにセ
ット ただし、ｆ'_min＝ｆ_min／２⁷，ｆ'_max＝ｆ_max／２⁷ ｆ′とｆの関係は１サイクルの等分を２^mで行うとすれ
ば、設定値の下位ｍビットを捨てることで、容易に１サ
イクルの２^m等分のための１サンプルカウント数を求め
ることができる。

【００２５】アップダウンカウンタ２２は、以下のよう
に動作する。

【００２６】ｆ＜ｆ_minの場合、ｆ'_minを出力、 ｆ＞ｆ_maxの場合、ｆ'_maxを出力、 ｆ_min≦ｆ≦ｆ_maxの場合、位相比較回路２５に入力する
基本波ｆ_in（ゼロクロス矩形波）の立ち上がりが分周回
路２４からの自走周波数ｆ_DPLLの立ち上がりより早いと
き、ベースカウンタ２３のベースカウント値を小さくし
てｆ_DPLLの立ち上がりを早くするようにカウントダウン
し、ｆ_inの立ち上がりがｆ_DPLLの立ち上がりより遅いと
き、ベースカウント値を大きくしてｆ_DPLLの立ち上がり
を遅くするようにカウントアップする。

【００２７】ベースカウンタ２３は、以下のように動作
する。

【００２８】アップダウンカウンタ２２の出力を周期的
に再ロードする（カウントダウンによりカウント０以下
となったとき、桁下がりボロー出力で再ロード）。

【００２９】ベースカウンタ２２の出力はサンプリング
の時間内の各信号のタイミングに作成する。例えば、サ
ンプルホールド信号，Ａ／Ｄ変換信号，必要に応じて複
数チャンネルの場合はマルチプレクス信号等。

【００３０】分周回路２４は、２^m等分しているから２⁷
＝１２８分周分をカウンタでカウントし、１サイクルの
立ち上がりを求める自走周波数ｆ_DPLLを作る。

【００３１】位相比較回路２５は、基本波ｆ_inを分周回
路２４からの自走周波数ｆ_DPLLでラッチして（フリップ
フロップで）位相の早，遅判定をし、上記のようにアッ
プダウンカウンタ２２を制御し、ｆ_DPLLの立ち上がりを
ｆ_inの立ち上がりに一致するようになし、ベースカウン
タ２３から出力されるサンプリング信号を系統周波数に
同期させる。

【００３２】第２実施例 図３において、第１実施例図１に示したものと同一構成
部分は、同一符号を付してその重複する説明を省略す
る。

【００３３】図３について、この実施例は、１９ビット
の周波数ラッチ回路７の周波数ｆの７ビット分を破棄し
た１２ビット分を、アップダウンカウンタ２２，ベース
カウンタ２３，分周回路２４，位相比較回路２５からな
るＤＰＬＬ回路２０のアップダウンカウンタ２２に直接
入れて、ＤＰＬＬ制御により基本波入力ｆ_inに同期した
サンプリング信号をベースカウンタ２３から出力させる
ようにしたものである。

【００３４】しかして、アップダウンカウンタ２２は、
位相比較回路２５に入力する基本波ｆ_inの立ち上がりが
分周回路２４からの自走周波数ｆ_DPLLの立ち上がりより
早いと、ベースカウンタ２３のベースカウント値を小さ
くしてｆ_DPLLの立ち上がりを早くするようにカウントダ
ウンし、ｆ_inの立ち上がりがｆ_DPLLの立ち上がりより遅
いと、ベースカウント値を大きくしてｆ_DPLLの立ち上が
りを遅くするようにカウントアップするので、第１実施
例同様に、ベースカウンタ２３から系統周波数に同期し
たサンプリング信号を得ることができる。

【００３５】

【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。

【００３６】（１）系統周波数に同期したサンプリング
を実現できる。

【００３７】（２）デジタルサンプリング方式によるフ
ーリエ変換誤差を小さくすることができる。

【００３８】（３）デジタルＰＬＬ方式を採用している
ので、追従精度，同期引込時間等の精度管理，特性管理
が容易である。

【図面の簡単な説明】

【図１】本発明の第１実施例にかかるデジタルサンプリ
ング周波数作成回路を示すブロック回路図。

【図２】図１回路の各部部作を説明するタイミング図。

【図３】第２実施例にかかるデジタルサンプリング周波
数作成回路を示すブロック回路図。

【符号の説明】

１，２…バンドパスフィルタ、 ３…加算器、 ４…ゼロクロス検出回路、 ５…１サイクルカウンタ、 ６…基準発振器、 ７…周波数ラッチ回路、 １０…同期追従範囲設定回路、 １１…最低周波数設定部、 １２…最高周波数設定部、 １３…最低周波数比較部、 １４…最高周波数比較部、 ２０…デジタルＰＬＬ（ＤＰＬＬ）回路、 ２１…入力切り替え回路、 ２２…アップダウンカウンタ、 ２３…ベースカウンタ、 ２４…分周回路、 ２５…位相比較回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 系統周波数の１サイクル期間基準発振周
   波数をカウントし、このカウント値を１サイクル毎にラ
   ッチした１サイクル周波数のｍビット分を破棄した値を
   デジタルＰＬＬ回路のアップダウンカウンタに入力し
   て、デジタルＰＬＬ回路により系統周波と同期をとり、
   系統周波と同期した１サイクルを２^m等分するサンプリ
   ング信号を得ることを特徴とした系統周波数に同期した
   デジタルサンプリング方式。
2. 【請求項２】 １サイクル毎にラッチした１サイクル周
   波数を最低周波数設定値及び最高周波数設定値と比較
   し、１サイクル周波数が最低周波数設定値以下又は最高
   周波数設定値以上の場合は、デジタルＰＬＬ回路のアッ
   プダウンカウンタを最低周波数設定値又は最高周波数設
   定値のｍビット分を破棄した値をセットし、１サイクル
   周波数が最低，最高周波数設定値間にある場合は、アッ
   プダウンカウンタをアップダウンモードとして１サイク
   ル周波数のｍビット分を破棄した値を入力することを特
   徴とした請求項１記載の系統周波数に同期したデジタル
   サンプリング方式。