JP3282187B2 - 系統周波数に同期したデジタルサンプリング回路 - Google Patents
系統周波数に同期したデジタルサンプリング回路Info
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Description
【０００１】
【産業上の利用分野】電力用保護装置，系統観測装置な
どにおける系統電圧，電流のデジタルサンプリング回路
に関する。
どにおける系統電圧，電流のデジタルサンプリング回路
に関する。
【０００２】
【従来の技術】デジタルリレーとその応用装置である系
統観測装置（例えば、系統現象記録装置，系統電圧自動
記録装置等）は、系統電圧，電流情報を数百Ｈｚ（例え
ば６００Ｈｚ）程度でサンプリングし、例えば、面積，
２積，３積法等で実効値化している。
統観測装置（例えば、系統現象記録装置，系統電圧自動
記録装置等）は、系統電圧，電流情報を数百Ｈｚ（例え
ば６００Ｈｚ）程度でサンプリングし、例えば、面積，
２積，３積法等で実効値化している。
【０００３】電圧，電流の実効値化では上記サンプリン
グで十分であったが、系統電圧，電流の分析が必要にな
ってきている。この分析方法に高調波分析がある。この
ような場合、フーリエ変換技術を用いて行うことにな
る。フーリエ変換には求める高調波次数によりサンプリ
ング周波数が決まる。
グで十分であったが、系統電圧，電流の分析が必要にな
ってきている。この分析方法に高調波分析がある。この
ような場合、フーリエ変換技術を用いて行うことにな
る。フーリエ変換には求める高調波次数によりサンプリ
ング周波数が決まる。
【０００４】
【発明が解決しようとする課題】フーリエ変換では、１
サイクルを等分割（サンプリング）したデータを使用す
る方が誤差が小さくなる。換言すると、系統電圧，電流
情報等の分析する入力に同期したサンプリングであり、
等分割でないとフーリエ変換結果に誤差を含むことにな
る。この誤差を小さくするには次のことが考えられる。
サイクルを等分割（サンプリング）したデータを使用す
る方が誤差が小さくなる。換言すると、系統電圧，電流
情報等の分析する入力に同期したサンプリングであり、
等分割でないとフーリエ変換結果に誤差を含むことにな
る。この誤差を小さくするには次のことが考えられる。
【０００５】（１）求める次数の高調波周波数より高い
周波数でサンプリングし、多くのデータを使用する。
周波数でサンプリングし、多くのデータを使用する。
【０００６】（２）求める次数の高調波周波数の数倍程
度の周波数でサンプリングする場合、入力周波数と同期
をとり、サンプリングによる１サイクルの分割を等分に
する。
度の周波数でサンプリングする場合、入力周波数と同期
をとり、サンプリングによる１サイクルの分割を等分に
する。
【０００７】系統現象（系統事故等を含む）を観測する
ニーズからリアルタイムでその１サイクルのデータを処
理するには、Ａ／Ｄ変換処理時間を確保するため、上記
（２）の案が実用的となる。（１）の案は観測対象が安
定しており、連続する波形の場合に適している。
ニーズからリアルタイムでその１サイクルのデータを処
理するには、Ａ／Ｄ変換処理時間を確保するため、上記
（２）の案が実用的となる。（１）の案は観測対象が安
定しており、連続する波形の場合に適している。
【０００８】本発明は 、系統周波数１サイクルの分割
を等分にしうるサンプリング信号を得ることのできる系
統周波数に同期したデジタルサンプリング回路を提供す
ることにある。
を等分にしうるサンプリング信号を得ることのできる系
統周波数に同期したデジタルサンプリング回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の系統周波数に同期したデジタルサンプリン
グ回路は、系統周波数が入力するゼロクロス回路と、こ
のゼロクロス回路出力により制御され基準発振器の出力
を系統周波数１サイクル期間カウントする１サイクルカ
ウンタと、前記ゼロクロス回路出力により制御され前記
１サイクルカウンタのカウント値をラッチすると共にラ
ッチした１サイクル周期カウント値のｍビット分（ｍは
自然数）を破棄した値を出力する周波数ラッチ回路と、
このｍビット分破棄した値が入力するアップダウンカウ
ンタと、このアップダウンカウンタの出力を取込み，前
記基準発振器の出力によりカウントダウンしカウント値
が０となるサンプリング信号を出力すると共に前記アッ
プダウンカウンタの出力を再取込みする、系統の周波数
を決定するカウンタ（以下、ベースカウンタという）
と、このベースカウンタの出力を２m等分に分周する分
周回路と、前記ゼロクロス回路出力と分周回路の出力と
の位相を比較し前記アップダウンカウンタを、ゼロクロ
ス回路出力の立ち上がりが前記分周回路の出力の立ち上
がりより早いときカウントダウンさせ、ゼロクロス回路
出力の立ち上がりが前記分周回路の出力の立ち上がりよ
り遅いときカウントアップさせる制御をする位相比較回
路とからなるデジタルＰＬＬ回路とからなり、前記ベー
スカウンタから系統周波数と同期した１サイクルを２m
等分するサンプリング信号を得ることを特徴とする。
に、本発明の系統周波数に同期したデジタルサンプリン
グ回路は、系統周波数が入力するゼロクロス回路と、こ
のゼロクロス回路出力により制御され基準発振器の出力
を系統周波数１サイクル期間カウントする１サイクルカ
ウンタと、前記ゼロクロス回路出力により制御され前記
１サイクルカウンタのカウント値をラッチすると共にラ
ッチした１サイクル周期カウント値のｍビット分（ｍは
自然数）を破棄した値を出力する周波数ラッチ回路と、
このｍビット分破棄した値が入力するアップダウンカウ
ンタと、このアップダウンカウンタの出力を取込み，前
記基準発振器の出力によりカウントダウンしカウント値
が０となるサンプリング信号を出力すると共に前記アッ
プダウンカウンタの出力を再取込みする、系統の周波数
を決定するカウンタ（以下、ベースカウンタという）
と、このベースカウンタの出力を２m等分に分周する分
周回路と、前記ゼロクロス回路出力と分周回路の出力と
の位相を比較し前記アップダウンカウンタを、ゼロクロ
ス回路出力の立ち上がりが前記分周回路の出力の立ち上
がりより早いときカウントダウンさせ、ゼロクロス回路
出力の立ち上がりが前記分周回路の出力の立ち上がりよ
り遅いときカウントアップさせる制御をする位相比較回
路とからなるデジタルＰＬＬ回路とからなり、前記ベー
スカウンタから系統周波数と同期した１サイクルを２m
等分するサンプリング信号を得ることを特徴とする。
【００１０】または、系統周波数が入力するゼロクロス
回路と、このゼロクロス回路出力により制御され基準発
振器の出力を系統周波数１サイクル期間カウントする１
サイクルカウンタと、前記ゼロクロス回路出力により制
御され前記１サイクルカウンタのカウント値をラッチす
る周波数ラッチ回路と、この周波数ラッチ回路の出力値
と最低カウント設定値とを比較し、周波数ラッチ回路の
出力が小さいとき最低カウント設定値のｍビット分（ｍ
は自然数）を破棄した値を出力する最低カウント値比較
回路と、前記周波数ラッチ回路の出力値と最高カウント
設定値とを比較し、周波数ラッチ回路の出力が大きいと
き最高カウント設定値のｍビット分を破棄した値を出力
する最高周カウント値較回路と、前記最低カウント値比
較回路の出力又は最高カウント値比較回路の出力が入力
する入力切替回路と、この入力切替回路を介して入力す
る前記最低カウント設定値のｍビット分を破棄した値又
は前記最高カウント設定値のｍビット分を破棄した値が
セットされ、前記周波数ラッチ回路の出力が最低カウン
ト設定値と最高カウント設定値の間にある場合はアップ
ダウンモードとなるアップダウンカウンタと、このアッ
プダウンカウンタの出力を取込み、前記基準発振器の出
力によりカウントダウンしカウント値が０となるとサン
プリング信号を出力すると共に前記アップダウンカウン
タの出力を再取込みするベースカウンタと、このベース
カウンタの出力を２m等分に分周する分周回路と、前記
ゼロクロス回路出力と分周回路の出力との位相を比較
し、前記アップダウンカウンタを、ゼロクロス回路出力
の立ち上がりが前記分周回路の出力の立ち上がりより早
いときカウントダウンさせ、ゼロクロス回路出力の立ち
上がりが前記分周回路の出力の立ち上がりより遅いとき
カウントアップさせる制御をする位相比較回路とからな
るディジタルＰＬＬ回路とからなり、前記ベースカウン
タから系統周波数と同期した１サイクルを２m等分する
サンプリング信号を得ることを特徴とする。
回路と、このゼロクロス回路出力により制御され基準発
振器の出力を系統周波数１サイクル期間カウントする１
サイクルカウンタと、前記ゼロクロス回路出力により制
御され前記１サイクルカウンタのカウント値をラッチす
る周波数ラッチ回路と、この周波数ラッチ回路の出力値
と最低カウント設定値とを比較し、周波数ラッチ回路の
出力が小さいとき最低カウント設定値のｍビット分（ｍ
は自然数）を破棄した値を出力する最低カウント値比較
回路と、前記周波数ラッチ回路の出力値と最高カウント
設定値とを比較し、周波数ラッチ回路の出力が大きいと
き最高カウント設定値のｍビット分を破棄した値を出力
する最高周カウント値較回路と、前記最低カウント値比
較回路の出力又は最高カウント値比較回路の出力が入力
する入力切替回路と、この入力切替回路を介して入力す
る前記最低カウント設定値のｍビット分を破棄した値又
は前記最高カウント設定値のｍビット分を破棄した値が
セットされ、前記周波数ラッチ回路の出力が最低カウン
ト設定値と最高カウント設定値の間にある場合はアップ
ダウンモードとなるアップダウンカウンタと、このアッ
プダウンカウンタの出力を取込み、前記基準発振器の出
力によりカウントダウンしカウント値が０となるとサン
プリング信号を出力すると共に前記アップダウンカウン
タの出力を再取込みするベースカウンタと、このベース
カウンタの出力を２m等分に分周する分周回路と、前記
ゼロクロス回路出力と分周回路の出力との位相を比較
し、前記アップダウンカウンタを、ゼロクロス回路出力
の立ち上がりが前記分周回路の出力の立ち上がりより早
いときカウントダウンさせ、ゼロクロス回路出力の立ち
上がりが前記分周回路の出力の立ち上がりより遅いとき
カウントアップさせる制御をする位相比較回路とからな
るディジタルＰＬＬ回路とからなり、前記ベースカウン
タから系統周波数と同期した１サイクルを２m等分する
サンプリング信号を得ることを特徴とする。
【００１１】
【作用】系統周波数の１サイクル期間基準発振器の出力
をカウントし、ラッチした１サイクル周期カウント値を
２mで割れば、系統周波数を２m等分したサンプリングタ
イミングとなる。２m等分は１サイクル周期カウント値
のｍビットの破棄（ｍビットの右シフト）で実現でき
る。
をカウントし、ラッチした１サイクル周期カウント値を
２mで割れば、系統周波数を２m等分したサンプリングタ
イミングとなる。２m等分は１サイクル周期カウント値
のｍビットの破棄（ｍビットの右シフト）で実現でき
る。
【００１２】しかして、１サイクル周期カウント値のｍ
ビットを破棄した値をデジタルＰＬＬ回路のアップダウ
ンカウンタに入力すれば、ベースカウンタから１サイク
ルを２m等分するサンプリング信号が得られる。
ビットを破棄した値をデジタルＰＬＬ回路のアップダウ
ンカウンタに入力すれば、ベースカウンタから１サイク
ルを２m等分するサンプリング信号が得られる。
【００１３】デジタルＰＬＬ回路は、系統周波数の位相
と分周回路からの自走周波数の位相が合うようにリアル
タイムで毎周期補正する機能を有するので、ベースカウ
ンタからのサンプリング信号を２m分周した自走周波数
を系統周波数と位相比較してアップダウンカウンタを制
御すれば、サンプリング信号は系統周波数と同期する。
と分周回路からの自走周波数の位相が合うようにリアル
タイムで毎周期補正する機能を有するので、ベースカウ
ンタからのサンプリング信号を２m分周した自走周波数
を系統周波数と位相比較してアップダウンカウンタを制
御すれば、サンプリング信号は系統周波数と同期する。
【００１４】周波数分析において、求める高次数をｎ次
とすると、サンプリング周波数はサンプリング定理から
系統周波数（＝Ｆin）×ｎ×２以上となる。本発明は１
サイクルの等分を１サイクル周期カウント値のｍビット
の破棄で行っているので、例えばｍ＝７とすると、２ 7
＝１２８等分となり、サンプリング周波数は系統周波数
が５０Ｈｚの場合、５０×１２８＝６４００Ｈｚとな
り、サンプリング定理から６４次までの分析が可能とな
る。上記ではｍ＝７として系統周波数のサンプリング数
を１２８としているが、サンプリング数はこれに限定さ
れるものではなく、一般的にはｍを自然数とすることが
できる。
とすると、サンプリング周波数はサンプリング定理から
系統周波数（＝Ｆin）×ｎ×２以上となる。本発明は１
サイクルの等分を１サイクル周期カウント値のｍビット
の破棄で行っているので、例えばｍ＝７とすると、２ 7
＝１２８等分となり、サンプリング周波数は系統周波数
が５０Ｈｚの場合、５０×１２８＝６４００Ｈｚとな
り、サンプリング定理から６４次までの分析が可能とな
る。上記ではｍ＝７として系統周波数のサンプリング数
を１２８としているが、サンプリング数はこれに限定さ
れるものではなく、一般的にはｍを自然数とすることが
できる。
【００１５】１サイクル周期カウント値を最低カウント
設定値及び最高カウント設定値との比較を行いアップダ
ウンカウンタの入力切換をする場合は、１サイクル周期
カウント値が最低カウント値（最高周波数１サイクル周
期カウント値）と、最高カウント値（最低周波数１サイ
クル周期カウント値）の範囲内において、系統周波数と
同期した１サイクルを２m等分するサンプリング信号が
得られる。
設定値及び最高カウント設定値との比較を行いアップダ
ウンカウンタの入力切換をする場合は、１サイクル周期
カウント値が最低カウント値（最高周波数１サイクル周
期カウント値）と、最高カウント値（最低周波数１サイ
クル周期カウント値）の範囲内において、系統周波数と
同期した１サイクルを２m等分するサンプリング信号が
得られる。
【００１６】
【実施例】本発明の実施例を図面を参照して説明する。
【００１７】第１実施例 図１において、１及び２は系統電源のＲ相及びＳ相電圧
Ｖａ，Ｖｂが入力する基本波バンドパスフィルタ、３は
このフィルタ１及び２を通った基本波電圧からＲ，Ｓ相
線間電圧ＶRS（図２（ア））を得る加算器である。以上
の回路１〜３は適宜構成することができる。
Ｖａ，Ｖｂが入力する基本波バンドパスフィルタ、３は
このフィルタ１及び２を通った基本波電圧からＲ，Ｓ相
線間電圧ＶRS（図２（ア））を得る加算器である。以上
の回路１〜３は適宜構成することができる。
【００１８】４はゼロクロスコンパレータにより線間電
圧ＶRSを矩形波に変換したゼロクロス矩形波（図２
（イ））の立ち上がり状変を検出してゼロクロスパルス
（図２（ウ））を出力するゼロクロス検出回路。
圧ＶRSを矩形波に変換したゼロクロス矩形波（図２
（イ））の立ち上がり状変を検出してゼロクロスパルス
（図２（ウ））を出力するゼロクロス検出回路。
【００１９】５はゼロクロス矩形波の１サイクル間基準
発振器６の出力（発振周波数１２ＭＨｚ）をカウントす
る１９ビットの１サイクルカウンタ、７は１サイクルカ
ウンタ５の１サイクル間カウント値（＝ｆ）をゼロクロ
ス状変パルスにより１サイクル毎にラッチし、その１サ
イクル間カウント値ｆを次段に出力する１９ビットの周
波数ラッチ回路（以後、１サイクル周期カウント値をラ
ッチする回路を周波数ラッチ回路と表す）。
発振器６の出力（発振周波数１２ＭＨｚ）をカウントす
る１９ビットの１サイクルカウンタ、７は１サイクルカ
ウンタ５の１サイクル間カウント値（＝ｆ）をゼロクロ
ス状変パルスにより１サイクル毎にラッチし、その１サ
イクル間カウント値ｆを次段に出力する１９ビットの周
波数ラッチ回路（以後、１サイクル周期カウント値をラ
ッチする回路を周波数ラッチ回路と表す）。
【００２０】１０は周波数ラッチ回路７の出力ｆが入力
する同期追従範囲判定回路で、最高カウント設定部１
１，最低カウント設定部１２と、周波数ラッチ回路から
の１サイクル周期カウント値ｆと設定部１１、１２の最
高，最低カウント設定値ｆ max 、 、 ｆ min ，とを夫々比較
する最高カウント値比較部１３，最低カウント値較部 １
４とからなる。
する同期追従範囲判定回路で、最高カウント設定部１
１，最低カウント設定部１２と、周波数ラッチ回路から
の１サイクル周期カウント値ｆと設定部１１、１２の最
高，最低カウント設定値ｆ max 、 、 ｆ min ，とを夫々比較
する最高カウント値比較部１３，最低カウント値較部 １
４とからなる。
【００２１】最高，最低カウント設定部１１、１２は系
統入力周波数の同期追従範囲を１サイクル間カウント値
で定めたバッファで、設定はＣＰＵで書込みラッチする
方法であってもよく、また固定値であってもよい。ま
た、５０Ｈｚ，６０Ｈｚの２種は設定バッファの切換で
行う。
統入力周波数の同期追従範囲を１サイクル間カウント値
で定めたバッファで、設定はＣＰＵで書込みラッチする
方法であってもよく、また固定値であってもよい。ま
た、５０Ｈｚ，６０Ｈｚの２種は設定バッファの切換で
行う。
【００２２】２０は系統周波数に同期したサンプリング
周波数を得るためのデジタルＰＬＬ（ＤＰＬＬ）回路
で、入力切換回路２１，アップダウンカウンタ２２，ベ
ースカウンタ２３，分周回路２４，位相比較回路２５か
らできている。
周波数を得るためのデジタルＰＬＬ（ＤＰＬＬ）回路
で、入力切換回路２１，アップダウンカウンタ２２，ベ
ースカウンタ２３，分周回路２４，位相比較回路２５か
らできている。
【００２３】入力切替回路２１は、ＤＰＬＬを行うため
アップダウンカウンタ２２の設定を行うもので、同期追
従範囲判定回路１０からの１９ビットの最低，最高カウ
ントの７ビット分を破棄した１２ビット分により、以下
のように入力を切替えるものである。
アップダウンカウンタ２２の設定を行うもので、同期追
従範囲判定回路１０からの１９ビットの最低，最高カウ
ントの７ビット分を破棄した１２ビット分により、以下
のように入力を切替えるものである。
【００２４】 ｆ＜ｆminの場合、ｆ'minをアップダウンカウンタにセ
ット ｆmin≦ｆ≦ｆmaxの場合、アップダウンカウンタはアッ
プダウンモード ｆ＞ｆmaxの場合、ｆ'maxをアップダウンカウンタにセ
ット ただし、ｆ'min＝ｆmin／２7，ｆ'max＝ｆmax／２7 ｆ′とｆの関係は１サイクルの等分を２mで行うとすれ
ば、カウント設定値の下位ｍビットを捨てることで、容
易に１サイクルの２m等分のための１サンプルカウント
数を求めることができる。
ット ｆmin≦ｆ≦ｆmaxの場合、アップダウンカウンタはアッ
プダウンモード ｆ＞ｆmaxの場合、ｆ'maxをアップダウンカウンタにセ
ット ただし、ｆ'min＝ｆmin／２7，ｆ'max＝ｆmax／２7 ｆ′とｆの関係は１サイクルの等分を２mで行うとすれ
ば、カウント設定値の下位ｍビットを捨てることで、容
易に１サイクルの２m等分のための１サンプルカウント
数を求めることができる。
【００２５】アップダウンカウンタ２２は、DPLLを行な
うための分周基底を決定するカウンタで、以下のように
動作する。
うための分周基底を決定するカウンタで、以下のように
動作する。
【００２６】 ｆ＜ｆminの場合、ｆ'minを出力、 ｆ＞ｆmaxの場合、ｆ'maxを出力、 ｆmin≦ｆ≦ｆmaxの場合、位相比較回路２５に入力する
基本波Ｆ in（ゼロクロス矩形波）の立ち上がりが分周回
路２４からの自走周波数Ｆ DPLLの立ち上がりより早いと
き、ベースカウンタ２３のベースカウント値を小さくし
てＦ DPLLの立ち上がりを早くするようにカウントダウン
し、Ｆ inの立ち上がりがＦDPLLの立ち上がりより遅いと
き、ベースカウント値を大きくしてＦ DPLLの立ち上がり
を遅くするようにカウントアップする。
基本波Ｆ in（ゼロクロス矩形波）の立ち上がりが分周回
路２４からの自走周波数Ｆ DPLLの立ち上がりより早いと
き、ベースカウンタ２３のベースカウント値を小さくし
てＦ DPLLの立ち上がりを早くするようにカウントダウン
し、Ｆ inの立ち上がりがＦDPLLの立ち上がりより遅いと
き、ベースカウント値を大きくしてＦ DPLLの立ち上がり
を遅くするようにカウントアップする。
【００２７】ベースカウンタ２３は、系統周波数の周期
を決定するカウンタで、回路はダウンカウンタ等で構成
されており、以下のように動作する。
を決定するカウンタで、回路はダウンカウンタ等で構成
されており、以下のように動作する。
【００２８】アップダウンカウンタ２２の出力をDPLLを
行なうための分周基底値として取り込み、（その値は，
系統周波数１サイクルの２m等分のための１サンプルカ
ウント値に等しい）、基準発振器の出力によりカウント
ダウンを行ない、カウント値が０となる毎に（ボロー出
力のタイミング）サンンプリング信号を出力すると共に
前記アップダウンカウンタ２２から再取込みをする。
行なうための分周基底値として取り込み、（その値は，
系統周波数１サイクルの２m等分のための１サンプルカ
ウント値に等しい）、基準発振器の出力によりカウント
ダウンを行ない、カウント値が０となる毎に（ボロー出
力のタイミング）サンンプリング信号を出力すると共に
前記アップダウンカウンタ２２から再取込みをする。
【００２９】ベースカウンタ２３は、カウント値が０と
なる毎、即ち、系統周波数１サイクルを２m等分する各
点にて出力を行なうので、サンプリング時間内の各信号
のタイミングを作成する。例えば、サンプルホールド信
号，Ａ／Ｄ変換信号，必要に応じて複数チャンネルの場
合はマルチプレクス信号等。
なる毎、即ち、系統周波数１サイクルを２m等分する各
点にて出力を行なうので、サンプリング時間内の各信号
のタイミングを作成する。例えば、サンプルホールド信
号，Ａ／Ｄ変換信号，必要に応じて複数チャンネルの場
合はマルチプレクス信号等。
【００３０】分周回路２４は、系統周波数を２m等分し
ているベースカウンタ２３から２7＝１２８分周分をカ
ウンタでカウントし、１サイクルの立ち上がりを求める
自走周波数Ｆ DPLLを作る。
ているベースカウンタ２３から２7＝１２８分周分をカ
ウンタでカウントし、１サイクルの立ち上がりを求める
自走周波数Ｆ DPLLを作る。
【００３１】位相比較回路２５は、基本波ｆinを分周回
路２４からの自走周波数Ｆ DPLLでラッチして（フリップ
フロップで）位相の早，遅判定をし、上記のようにアッ
プダウンカウンタ２２を制御し、Ｆ DPLLの立ち上がりを
Ｆ inの立ち上がりに一致するようになし、ベースカウン
タ２３から出力されるサンプリング信号を系統周波数に
同期させる。
路２４からの自走周波数Ｆ DPLLでラッチして（フリップ
フロップで）位相の早，遅判定をし、上記のようにアッ
プダウンカウンタ２２を制御し、Ｆ DPLLの立ち上がりを
Ｆ inの立ち上がりに一致するようになし、ベースカウン
タ２３から出力されるサンプリング信号を系統周波数に
同期させる。
【００３２】第２実施例 図３において、第１実施例図１に示したものと同一構成
部分は、同一符号を付してその重複する説明を省略す
る。
部分は、同一符号を付してその重複する説明を省略す
る。
【００３３】図３について、この実施例は、１９ビット
の周波数ラッチ回路７の出力ｆの７ビット分を破棄した
１２ビット分を、アップダウンカウンタ２２，ベースカ
ウンタ２３，分周回路２４，位相比較回路２５からなる
ＤＰＬＬ回路２０のアップダウンカウンタ２２に直接入
れて、ＤＰＬＬ制御により基本波入力Ｆinに同期したサ
ンプリング信号をベースカウンタ２３から出力させるよ
うにしたものである。
の周波数ラッチ回路７の出力ｆの７ビット分を破棄した
１２ビット分を、アップダウンカウンタ２２，ベースカ
ウンタ２３，分周回路２４，位相比較回路２５からなる
ＤＰＬＬ回路２０のアップダウンカウンタ２２に直接入
れて、ＤＰＬＬ制御により基本波入力Ｆinに同期したサ
ンプリング信号をベースカウンタ２３から出力させるよ
うにしたものである。
【００３４】しかして、アップダウンカウンタ２２は、
位相比較回路２５に入力する基本波Ｆ inの立ち上がりが
分周回路２４からの自走周波数Ｆ DPLLの立ち上がりより
早いと、ベースカウンタ２３のベースカウント値を小さ
くしてＦ DPLLの立ち上がりを早くするようにカウントダ
ウンし、Ｆ inの立ち上がりがＦ DPLLの立ち上がりより遅
いと、ベースカウント値を大きくしてＦ DPLLの立ち上が
りを遅くするようにカウントアップするので、第１実施
例同様に、ベースカウンタ２３から系統周波数に同期し
たサンプリング信号を得ることができる。
位相比較回路２５に入力する基本波Ｆ inの立ち上がりが
分周回路２４からの自走周波数Ｆ DPLLの立ち上がりより
早いと、ベースカウンタ２３のベースカウント値を小さ
くしてＦ DPLLの立ち上がりを早くするようにカウントダ
ウンし、Ｆ inの立ち上がりがＦ DPLLの立ち上がりより遅
いと、ベースカウント値を大きくしてＦ DPLLの立ち上が
りを遅くするようにカウントアップするので、第１実施
例同様に、ベースカウンタ２３から系統周波数に同期し
たサンプリング信号を得ることができる。
【００３５】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
ので、次に記載する効果を奏する。
【００３６】（１）系統周波数に同期したサンプリング
を実現できる。
を実現できる。
【００３７】（２）デジタルサンプリング方式によるフ
ーリエ変換誤差を小さくすることができる。
ーリエ変換誤差を小さくすることができる。
【００３８】（３）デジタルＰＬＬ方式を採用している
ので、追従精度，同期引込時間等の精度管理，特性管理
が容易である。
ので、追従精度，同期引込時間等の精度管理，特性管理
が容易である。
【図面の簡単な説明】
【図１】本発明の第１実施例にかかるデジタルサンプリ
ング周波数作成回路を示すブロック回路図。
ング周波数作成回路を示すブロック回路図。
【図２】図１回路の各部部作を説明するタイミング図。
【図３】第２実施例にかかるデジタルサンプリング周波
数作成回路を示すブロック回路図。
数作成回路を示すブロック回路図。
１，２…バンドパスフィルタ、３…加算器、４…ゼロク
ロス検出回路、５…１サイクルカウンタ、６…基準発振
器、７…周波数ラッチ回路、１０…同期追従範囲設定回
路、１１…最高カウント設定部、１２…最低カウント設
定部、１３…最高カウント値比較部、１４…最低カウン
ト値比較部、２０…デジタルＰＬＬ（ＤＰＬＬ）回路、
２１…入力切り替え回路、２２…アップダウンカウン
タ、２３…ベースカウンタ、２４…分周回路、２５…位
相比較回路。
ロス検出回路、５…１サイクルカウンタ、６…基準発振
器、７…周波数ラッチ回路、１０…同期追従範囲設定回
路、１１…最高カウント設定部、１２…最低カウント設
定部、１３…最高カウント値比較部、１４…最低カウン
ト値比較部、２０…デジタルＰＬＬ（ＤＰＬＬ）回路、
２１…入力切り替え回路、２２…アップダウンカウン
タ、２３…ベースカウンタ、２４…分周回路、２５…位
相比較回路。
フロントページの続き (56)参考文献 特開 昭60−73368（ＪＰ，Ａ) 特開 平２−212775（ＪＰ，Ａ) 特開 平１−267464（ＪＰ，Ａ) 特開 平１−191065（ＪＰ，Ａ) 特開 昭63−111723（ＪＰ，Ａ) 特開 昭55−46660（ＪＰ，Ａ) 特開 昭60−18079（ＪＰ，Ａ) 特開 平１−235055（ＪＰ，Ａ) 特開 昭64−12810（ＪＰ，Ａ) 特開 平１−261927（ＪＰ，Ａ) 特開 昭62−163911（ＪＰ，Ａ) 特開 昭50−157849（ＪＰ，Ａ) 特開 平２−312408（ＪＰ，Ａ) 実開 平１−138108（ＪＰ，Ｕ) 特公 昭57−41694（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 B60R 16/02 G05B 21/02 H02H 3/00 - 3/02
Claims (2)
- 【請求項１】 系統周波数が入力するゼロクロス回路
と、 このゼロクロス回路出力により制御され基準発振器の出
力を系統周波数１サイクル期間カウントする１サイクル
カウンタと、 前記ゼロクロス回路出力により制御され前記１サイクル
カウンタのカウント値をラッチすると共にラッチした１
サイクル周期カウント値のｍビット分（ｍは自然数）を
破棄した値を出力する周波数ラッチ回路と、 このｍビット分破棄した値が入力するアップダウンカウ
ンタと、このアップダウンカウンタの出力を取込み、前
記基準発振器の出力によりカウントダウンしカウント値
が０となるとサンプリング信号を出力すると共に前記ア
ップダウンカウンタの出力を再取込みするベースカウン
タと、このベースカウンタの出力を２m等分に分周する
分周回路と、前記ゼロクロス回路出力と分周回路の出力
との位相を比較し前記アップダウンカウンタを、ゼロク
ロス回路出力の立ち上がりが前記分周回路の出力の立ち
上がりより早いときカウントダウンさせ、ゼロクロス回
路出力の立ち上がりが前記分周回路の出力の立ち上がり
より遅いときカウントアップさせる制御をする位相比較
回路とからなるデジタルＰＬＬ回路とからなり、前記ベ
ースカウンタから系統周波数と同期した１サイクルを２
m等分するサンプリング信号を得ることを特徴とする系
統周波数に同期したデジタルサンプリング回路。 - 【請求項２】 系統周波数が入力するゼロクロス回路
と、 このゼロクロス回路出力により制御され基準発振器の出
力を系統周波数１サイクル期間カウントする１サイクル
カウンタと、 前記ゼロクロス回路出力により制御され前記１サイクル
カウンタのカウント値をラッチする周波数ラッチ回路
と、 この周波数ラッチ回路の出力値と最低カウント設定値と
を比較し、周波数ラッチ回路の出力が小さいとき最低カ
ウント設定値のｍビット分（ｍは自然数）を破棄した値
を出力する最低カウント値比較回路と、 前記周波数ラッチ回路の出力値と最高カウント設定値と
を比較し周波数ラッチ回路の出力が大きいとき最高カウ
ント設定値のｍビット分を破棄した値を出力する最高カ
ウント値比較回路と、 前記最低カウント値比較回路の出力又は最高カウント値
比較回路の出力が入力する入力切替回路と、この入力切
替回路を介して入力する前記最低カウント設定値のｍビ
ット分を破棄した値又は前記最高カウント設定値のｍビ
ット分を破棄した値がセットされ、前記周波数ラッチ回
路の出力が最低カウント設定値と最高カウント設定値の
間にある場合はアップダウンモードとなるアップダウン
カウンタと、このアップダウンカウンタの出力を取込
み、前記基準発振器の出力によりカウントダウンしカウ
ント値が０となるとサンプリング信号を出力すると共に
前記アップダウンカウンタの出力を再取り込みするベー
スカウンタと、このベースカウンタの出力を２m等分に
分周する分周回路と、前記ゼロクロス回路出力と分周回
路の出力との位相を比較し、前記アップダウンカウンタ
を、ゼロクロス回路出力の立ち上がりが前記分周回路の
出力の立ち上がりより早いときカウントダウンさせ、ゼ
ロクロス回路出力の立ち上がりが前記分周回路の出力の
立ち上がりより遅いときカウントアップさせる制御をす
る位相比較回路とからなるディジタルＰＬＬ回路とから
なり、前記ベースカウンから系統周波数と同期した１サ
イクルを２m等分するサンプリング信号を得ることを特
徴とする系統周波数に同期したディジタルサンプリング
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084291A JP3282187B2 (ja) | 1991-07-11 | 1991-07-11 | 系統周波数に同期したデジタルサンプリング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17084291A JP3282187B2 (ja) | 1991-07-11 | 1991-07-11 | 系統周波数に同期したデジタルサンプリング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0516743A JPH0516743A (ja) | 1993-01-26 |
| JP3282187B2 true JP3282187B2 (ja) | 2002-05-13 |
Family
ID=15912341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17084291A Expired - Fee Related JP3282187B2 (ja) | 1991-07-11 | 1991-07-11 | 系統周波数に同期したデジタルサンプリング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282187B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7415370B2 (en) * | 2004-04-18 | 2008-08-19 | Elspec Ltd. | Method of compressing values of a monitored electrical power signal |
-
1991
- 1991-07-11 JP JP17084291A patent/JP3282187B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516743A (ja) | 1993-01-26 |
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