JP2748584B2 - 制御ループ切換形ディジタルｐｌｌ回路 - Google Patents
制御ループ切換形ディジタルｐｌｌ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルPLL回路における応答安定度
の改善を計った制御ループ切換形ディジタルPLL回路に
関する。
の改善を計った制御ループ切換形ディジタルPLL回路に
関する。
従来のディジタルPLL回路は、交流入力信号をローパ
スフィルタを介してA/D変換部に入力し、サンプル指令
に基づいて連続A/D変換を行って得られる交流入力信号
のディジタル信号データと、サイクルカウンタにより発
生させたサンプルの内部位相データとを用いる位相追従
制御によって交流入力信号の位相同期を行っている。位
相追従制御における位相検出手段は、交流入力信号波形
のゼロクロス点検出方式を用いており、このゼロクロス
点位相データと、サンプリング数をカウントするサイク
ルカウンタにより発生させた内部位相データとを比較し
て位相偏差の積分値に応じた修正サンプリング周期を求
め、これによりディジタルPLL回路は交流入力信号波形
に同期した多点サンプリングのタイミングに合致するよ
う制御している。尚、この様なディジタル信号の処理
は、CPU内部で処理される。
スフィルタを介してA/D変換部に入力し、サンプル指令
に基づいて連続A/D変換を行って得られる交流入力信号
のディジタル信号データと、サイクルカウンタにより発
生させたサンプルの内部位相データとを用いる位相追従
制御によって交流入力信号の位相同期を行っている。位
相追従制御における位相検出手段は、交流入力信号波形
のゼロクロス点検出方式を用いており、このゼロクロス
点位相データと、サンプリング数をカウントするサイク
ルカウンタにより発生させた内部位相データとを比較し
て位相偏差の積分値に応じた修正サンプリング周期を求
め、これによりディジタルPLL回路は交流入力信号波形
に同期した多点サンプリングのタイミングに合致するよ
う制御している。尚、この様なディジタル信号の処理
は、CPU内部で処理される。
しかしながら、前述したディジタルPLL回路によれ
ば、ディジタルPLL回路動作は、CPU割込み処理ごとにし
か制御できない上に、ゼロクロス点位相データの到来
後、位相偏差検出から制御をかけるまでに一定の演算時
間を要するためPLL回路の制御ループ系で制御遅れが生
じる。従って、このようなディジタル制御の非連続性が
ハンチング（制御量の周期的変化）や定常振動の原因と
なり、PLL回路の安定度が低下し易いという問題点があ
った。
ば、ディジタルPLL回路動作は、CPU割込み処理ごとにし
か制御できない上に、ゼロクロス点位相データの到来
後、位相偏差検出から制御をかけるまでに一定の演算時
間を要するためPLL回路の制御ループ系で制御遅れが生
じる。従って、このようなディジタル制御の非連続性が
ハンチング（制御量の周期的変化）や定常振動の原因と
なり、PLL回路の安定度が低下し易いという問題点があ
った。
また、ディジタルPLL回路のループ時定数を縮めてル
ープゲインを高め、高速高精度化を計ろうとすると、従
来回路ではPLL制御を位相追従制御ループだけで行って
いるため、PLLロックイン位相付近で大きなハンチング
や定常振動が生じてロックイン特性が悪くなる。第３図
は、この状態を説明する図である。第３図において横軸
は制御サイクルを表し、縦軸は位相偏差の大きさであり
中央が位相０すなわち位相同期（ロックイン）の状態を
表し、上方向が進み位相を下方向が遅れ位相を表す。破
線で示す時点で位相偏差検出が行われ、遅れ時間を伴っ
て細い縦の実線で示した時点（Ｔ＋ΔＴ）で位相制御が
行われる。この図の場合、位相偏差は最初大きな進み位
相が検出され、この検出値に応じて制御ポイントで制御
がされる。この結果次のサイクルの位相偏差検出ポイン
トでは、未だ進み位相ではあるけれども、その大きさは
小さくなっている。しかしながら、遅れ時間を伴う位相
制御の結果、更に次のサイクルの位相偏差検出ポイント
では、遅れ位相となっている。このように、位相制御ル
ープだけで毎回位相追従制御を行う従来の制御方式で
は、位相偏差検出から制御をかけるまでの遅れ時間が、
制御サイクル時間間隔に対して大きく、一次遅れ要素が
強くなる。この結果、PLLロックイン位相付近でハンチ
ングあるいは定常振動が大きくなり、ロックイン特性が
悪くなる。
ープゲインを高め、高速高精度化を計ろうとすると、従
来回路ではPLL制御を位相追従制御ループだけで行って
いるため、PLLロックイン位相付近で大きなハンチング
や定常振動が生じてロックイン特性が悪くなる。第３図
は、この状態を説明する図である。第３図において横軸
は制御サイクルを表し、縦軸は位相偏差の大きさであり
中央が位相０すなわち位相同期（ロックイン）の状態を
表し、上方向が進み位相を下方向が遅れ位相を表す。破
線で示す時点で位相偏差検出が行われ、遅れ時間を伴っ
て細い縦の実線で示した時点（Ｔ＋ΔＴ）で位相制御が
行われる。この図の場合、位相偏差は最初大きな進み位
相が検出され、この検出値に応じて制御ポイントで制御
がされる。この結果次のサイクルの位相偏差検出ポイン
トでは、未だ進み位相ではあるけれども、その大きさは
小さくなっている。しかしながら、遅れ時間を伴う位相
制御の結果、更に次のサイクルの位相偏差検出ポイント
では、遅れ位相となっている。このように、位相制御ル
ープだけで毎回位相追従制御を行う従来の制御方式で
は、位相偏差検出から制御をかけるまでの遅れ時間が、
制御サイクル時間間隔に対して大きく、一次遅れ要素が
強くなる。この結果、PLLロックイン位相付近でハンチ
ングあるいは定常振動が大きくなり、ロックイン特性が
悪くなる。
そこで、本発明の目的は、PLLロックイン位相付近で
のハンチングや定常振動を抑制し、高精度で高速なロッ
クインを可能にすると共に、制御量の演算に要するCPU
のプログラム負担を軽減し得る制御ループ切換形ディジ
タルPLL回路を提供するにある。
のハンチングや定常振動を抑制し、高精度で高速なロッ
クインを可能にすると共に、制御量の演算に要するCPU
のプログラム負担を軽減し得る制御ループ切換形ディジ
タルPLL回路を提供するにある。
前記目的を達成するため、本発明に係る制御ループ切
換形ディジタルPLL回路は、ディジタル信号に変換され
た交流入力信号データからゼロクロス点検出により得ら
れる位相データと、サイクルカウンタより得られる内部
位相データとを用いて交流入力信号の位相同期を行うデ
ィジタルPLL回路において、前記ゼロクロス点検出手
段、検出されたゼロクロス点に基づいて交流入力信号の
周期を算出する手段、算出された周期を１周期当たりの
サンプリング数で除算することにより周期追従サイクル
の制御量を演算する手段、および該制御量を１サイクル
毎にラッチする第１ラッチ手段からなる周期追従制御サ
イクル演算部と、時間をカウントし、所定のサンプリン
グ設定時間毎にパルスを出力する基本タイマ、この基本
タイマの出力信号をカウントするサイクルカウンタ、該
サイクルカウンタから得られる内部位相データと前記ゼ
ロクロス点検出手段により得られる位相データとの偏差
を演算する手段、該偏差と前記ゼロクロス点に基づいて
演算された交流入力信号の周期との和を１周期当たりの
サンプリング数で除算することにより位相追従サイクル
の制御量を演算する手段、および該制御量を１サイクル
毎にラッチする第２ラッチ手段からなる位相追従制御サ
イクル演算部と、前記第１、第２ラッチ手段にラッチさ
れている周期追従制御サイクルの制御量および位相追従
制御サイクルの制御量を前記交流入力信号のゼロクロス
点毎に所定周期で交互に切り換えて前記基本タイマのサ
ンプリング時間として設定する切換部と、を設けること
を特徴とする。
換形ディジタルPLL回路は、ディジタル信号に変換され
た交流入力信号データからゼロクロス点検出により得ら
れる位相データと、サイクルカウンタより得られる内部
位相データとを用いて交流入力信号の位相同期を行うデ
ィジタルPLL回路において、前記ゼロクロス点検出手
段、検出されたゼロクロス点に基づいて交流入力信号の
周期を算出する手段、算出された周期を１周期当たりの
サンプリング数で除算することにより周期追従サイクル
の制御量を演算する手段、および該制御量を１サイクル
毎にラッチする第１ラッチ手段からなる周期追従制御サ
イクル演算部と、時間をカウントし、所定のサンプリン
グ設定時間毎にパルスを出力する基本タイマ、この基本
タイマの出力信号をカウントするサイクルカウンタ、該
サイクルカウンタから得られる内部位相データと前記ゼ
ロクロス点検出手段により得られる位相データとの偏差
を演算する手段、該偏差と前記ゼロクロス点に基づいて
演算された交流入力信号の周期との和を１周期当たりの
サンプリング数で除算することにより位相追従サイクル
の制御量を演算する手段、および該制御量を１サイクル
毎にラッチする第２ラッチ手段からなる位相追従制御サ
イクル演算部と、前記第１、第２ラッチ手段にラッチさ
れている周期追従制御サイクルの制御量および位相追従
制御サイクルの制御量を前記交流入力信号のゼロクロス
点毎に所定周期で交互に切り換えて前記基本タイマのサ
ンプリング時間として設定する切換部と、を設けること
を特徴とする。
本発明に係る制御ループ切換形ディジタルPLL回路に
よれば、ディジタルPLL回路の制御ループを、周期追従
で位相の静止化を行う周期追従制御サイクル（ゼロクロ
ス点に基づく交流入力信号の周期のみ算出し、この周期
に内部のサイクルカウンタの発振周期を強制的に合わせ
てしまう過程のサイクル）と、やや長い応答周期で位相
補正を行う位相追従制御サイクルとに分割し、両者をあ
る一定サイクルで切換える。
よれば、ディジタルPLL回路の制御ループを、周期追従
で位相の静止化を行う周期追従制御サイクル（ゼロクロ
ス点に基づく交流入力信号の周期のみ算出し、この周期
に内部のサイクルカウンタの発振周期を強制的に合わせ
てしまう過程のサイクル）と、やや長い応答周期で位相
補正を行う位相追従制御サイクルとに分割し、両者をあ
る一定サイクルで切換える。
第３図により説明した従来のPLL回路では、通常の応
答周期（時定数小）としてフィードバックゲインを大き
くしてロックイン付近に達するまでの時間を早めるよう
にしているため、制御量がロックイン付近に達した後も
フィードバックゲインが大きいままであるため、ロック
イン付近でハンチング（制御量の周期的変化）や定常振
動が発生し、安定性が悪くなる。
答周期（時定数小）としてフィードバックゲインを大き
くしてロックイン付近に達するまでの時間を早めるよう
にしているため、制御量がロックイン付近に達した後も
フィードバックゲインが大きいままであるため、ロック
イン付近でハンチング（制御量の周期的変化）や定常振
動が発生し、安定性が悪くなる。
これに対して、本発明においては、周期追従制御サイ
クルにより応答周期を短く（時定数小）し、フィードバ
ックゲインを大きくしてロックイン付近に達するまでの
時間を早めた後、やや長い応答周期（時定数大）として
フィードバックゲインを小さくした位相追従制御サイク
ルに切り換えて位相補正を行うことを交互に行うことに
より、ロックイン付近でのハンチングや定常振動を抑制
でき、高精度で高速なロックインが可能となる。
クルにより応答周期を短く（時定数小）し、フィードバ
ックゲインを大きくしてロックイン付近に達するまでの
時間を早めた後、やや長い応答周期（時定数大）として
フィードバックゲインを小さくした位相追従制御サイク
ルに切り換えて位相補正を行うことを交互に行うことに
より、ロックイン付近でのハンチングや定常振動を抑制
でき、高精度で高速なロックインが可能となる。
次に、本発明に係る制御ループ切換形ディジタルPLL
回路の実施例につき、添付図面を参照しながら以下詳細
に説明する。
回路の実施例につき、添付図面を参照しながら以下詳細
に説明する。
第１図は、本発明の一実施例を示す制御ループ切換形
ディジタルPLL回路の制御構成を示すブロック図であ
る。第１図において、参照符号10は図示しないローパス
フィルタおよびA/D変換部を介して得られるディジタル
の交流入力信号データであり、この交流入力信号データ
10はゼロクロス点検出器12に入力され、ゼロクロス点検
出器12の出力は位相比較器14の一方の入力へ入力される
と共に周期演算部16へも入力される。位相比較器14の出
力は、位相偏差演算部18へ入力される。基本タイマ20の
出力はサイクルカウンタ22へ入力され、サイクルカウン
タ22の出力は前記位相比較器14の他方の入力へ入力され
ると共に、1/2カウンタ24およびラッチ26,28へ入力され
る。周期演算部16の出力は制御量t1の演算部30へ入力さ
れ、制御量t1の演算部30の出力はラッチ26を介して切換
スイッチ34の端子Ａに接続される。一方、制御量t2の演
算部32は周期演算部16および位相偏差演算部18の両出力
が入力され、制御量t2の演算部32の出力はラッチ28を介
して切換スイッチ34の端子Ｂに接続される。切換スイッ
チ34の共通端子Ｃは、基本タイマ20の入力に接続され
る。また、1/2カウンタの出力は、切換スイッチ34の制
御端子に接続される。
ディジタルPLL回路の制御構成を示すブロック図であ
る。第１図において、参照符号10は図示しないローパス
フィルタおよびA/D変換部を介して得られるディジタル
の交流入力信号データであり、この交流入力信号データ
10はゼロクロス点検出器12に入力され、ゼロクロス点検
出器12の出力は位相比較器14の一方の入力へ入力される
と共に周期演算部16へも入力される。位相比較器14の出
力は、位相偏差演算部18へ入力される。基本タイマ20の
出力はサイクルカウンタ22へ入力され、サイクルカウン
タ22の出力は前記位相比較器14の他方の入力へ入力され
ると共に、1/2カウンタ24およびラッチ26,28へ入力され
る。周期演算部16の出力は制御量t1の演算部30へ入力さ
れ、制御量t1の演算部30の出力はラッチ26を介して切換
スイッチ34の端子Ａに接続される。一方、制御量t2の演
算部32は周期演算部16および位相偏差演算部18の両出力
が入力され、制御量t2の演算部32の出力はラッチ28を介
して切換スイッチ34の端子Ｂに接続される。切換スイッ
チ34の共通端子Ｃは、基本タイマ20の入力に接続され
る。また、1/2カウンタの出力は、切換スイッチ34の制
御端子に接続される。
このように構成される制御ループ切換形ディジタルPL
L回路の動作について、以下説明する。
L回路の動作について、以下説明する。
図示しないローパスフィルタおよびA/D変換部を介し
て得られるディジタルの交流入力信号データ10は、ゼロ
クロス点検出器12において演算し、ゼロクロス点が検出
される。検出された交流入力信号のゼロクロス点の値を
用い、周期演算部16で周期演算を行って周期Ｔを求め
る。一方、基本タイマ20は、図示しないA/D変換部に対
して送られるサンプル指令パルス間の時間、すなわち、
次のサンプリング点までの時間をカウントし、所定のサ
ンプリング設定時間毎にパルスを出力する。サンプリン
グ数に相当することの出力パルス数を、サイクルカウン
タ22によりカウントする。位相比較器14は、ゼロクロス
点検出器12から得た交流入力信号の位相と、サイクルカ
ウンタ22から得たPLL内部信号の位相とのゼロクロス点
検出時の位相比較を行う。位相比較器14の出力信号よ
り、位相偏差演算部18にて演算を行って位相偏差ΔＴを
求める。周期演算部16で求めた周期Ｔを用いて、制御量
t1を演算部30において周期追従サイクルの制御量t1とし
て、次式により演算する。
て得られるディジタルの交流入力信号データ10は、ゼロ
クロス点検出器12において演算し、ゼロクロス点が検出
される。検出された交流入力信号のゼロクロス点の値を
用い、周期演算部16で周期演算を行って周期Ｔを求め
る。一方、基本タイマ20は、図示しないA/D変換部に対
して送られるサンプル指令パルス間の時間、すなわち、
次のサンプリング点までの時間をカウントし、所定のサ
ンプリング設定時間毎にパルスを出力する。サンプリン
グ数に相当することの出力パルス数を、サイクルカウン
タ22によりカウントする。位相比較器14は、ゼロクロス
点検出器12から得た交流入力信号の位相と、サイクルカ
ウンタ22から得たPLL内部信号の位相とのゼロクロス点
検出時の位相比較を行う。位相比較器14の出力信号よ
り、位相偏差演算部18にて演算を行って位相偏差ΔＴを
求める。周期演算部16で求めた周期Ｔを用いて、制御量
t1を演算部30において周期追従サイクルの制御量t1とし
て、次式により演算する。
t1＝T/N …（１） 尚、ここでＮは、１周期当たりのサンプリング数であ
る。
る。
また、周期Ｔと位相偏差ΔＴとを用いて、制御量t2を
演算部32において位相追従サイクルの制御量t2として、
次式により演算する。
演算部32において位相追従サイクルの制御量t2として、
次式により演算する。
t2＝（Ｔ＋ΔＴ）/N …（２） これらの制御量t1とt2とは、それぞれラッチ26,28に
おいてサイクルカウンタ22の出力により１サイクル毎に
ラッチされる。このラッチ26,28は、基本タイマ20に加
えられる制御量t1，t2をそれぞれ１サイクル保持してお
くためのものである。ここで、切換スイッチ34を1/2カ
ウンタ24の出力により１サイクル毎に切換えることによ
って、周期追従サイクルと位相追従サイクルの２つの制
御ループをサイクル毎に切換え制御する。従って、周期
追従制御サイクルにおいては、交流入力信号に対して前
サイクルの位相を保持したまま周期追従を行うように、
すなわち、位相の静止化を行うように基本タイマ20のサ
イクルカウンタ22を制御する。一方、位相追従制御サイ
クルにおいては、位相追従制御サイクルに入る前に予め
最短時間でロックインできる偏差ΔＴを上乗せし、この
偏差ΔＴが上乗せされたやや長い応答周期（時定数大）
で位相補正を行う。この２つの制御の様子を第２図に示
す。この図は、第３図と同様に、横軸は制御サイクルを
表し、縦軸は位相偏差の大きさであり中央が位相０すな
わち位相同期（ロックイン）の状態を表し、上方向が進
み位相を下方向が遅れ位相を表す。尚、横軸のは周期
追従サイクルを示し、は位相追従サイクルを示す。本
実施例の場合、先ず、切換スイッチ34は端子Ａ側に接続
され、周期追従サイクルとなっており位相偏差は最初大
きな進み位相が検出され、その位相偏差に基づき進み位
相を０にするよう制御するが、遅れ時間を伴う制御ポイ
ントまでは検出された位相が保持されたままである。制
御ポイントの時点で切換スイッチ34は端子Ｂ側に接続さ
れ、位相追従制御に切換えられて周期Ｔに位相偏差ΔＴ
を上乗せした形で位相偏差が小さくなるよう制御する。
周期追従サイクルでの制御ポイントによる制御の結果を
位相追従サイクルでの位相偏差検出ポイントで検出して
制御する。このため進み位相が小さくなるよう制御する
が、遅れ時間を伴う制御によるため制御ポイントでは位
相偏差は行き過ぎて少し遅れ位相となっている。しか
し、この時点で次のサイクルに入るため、再び周期追従
制御側に切換スイッチ34が切換えられる。このため位相
追従サイクルでの制御ポイント時点での小さな遅れ位相
が保持されたままとなる。この保持された小さな遅れ位
相を検出し位相偏差が０になるよう制御するが、制御ポ
イントの時点でまた位相追従制御に移り、位相偏差が小
さくなるよう制御され、位相偏差検出ポイントでは位相
０となってロックインする。このように、２つの制御ル
ープを切換えて使用することによって、位相偏差検出か
ら制御をかけるまでの遅れ時間と位相追従サイクル時間
間隔との比率が、従来の毎回位相追従制を行う場合に比
べて小さくなり、一次遅れ要素が弱くなる。この結果、
PLLロックイン位相付近でハンチングや定常振動が抑制
され、高速ロックインが可能となる。従って、応答安定
度の改善が計れる。
おいてサイクルカウンタ22の出力により１サイクル毎に
ラッチされる。このラッチ26,28は、基本タイマ20に加
えられる制御量t1，t2をそれぞれ１サイクル保持してお
くためのものである。ここで、切換スイッチ34を1/2カ
ウンタ24の出力により１サイクル毎に切換えることによ
って、周期追従サイクルと位相追従サイクルの２つの制
御ループをサイクル毎に切換え制御する。従って、周期
追従制御サイクルにおいては、交流入力信号に対して前
サイクルの位相を保持したまま周期追従を行うように、
すなわち、位相の静止化を行うように基本タイマ20のサ
イクルカウンタ22を制御する。一方、位相追従制御サイ
クルにおいては、位相追従制御サイクルに入る前に予め
最短時間でロックインできる偏差ΔＴを上乗せし、この
偏差ΔＴが上乗せされたやや長い応答周期（時定数大）
で位相補正を行う。この２つの制御の様子を第２図に示
す。この図は、第３図と同様に、横軸は制御サイクルを
表し、縦軸は位相偏差の大きさであり中央が位相０すな
わち位相同期（ロックイン）の状態を表し、上方向が進
み位相を下方向が遅れ位相を表す。尚、横軸のは周期
追従サイクルを示し、は位相追従サイクルを示す。本
実施例の場合、先ず、切換スイッチ34は端子Ａ側に接続
され、周期追従サイクルとなっており位相偏差は最初大
きな進み位相が検出され、その位相偏差に基づき進み位
相を０にするよう制御するが、遅れ時間を伴う制御ポイ
ントまでは検出された位相が保持されたままである。制
御ポイントの時点で切換スイッチ34は端子Ｂ側に接続さ
れ、位相追従制御に切換えられて周期Ｔに位相偏差ΔＴ
を上乗せした形で位相偏差が小さくなるよう制御する。
周期追従サイクルでの制御ポイントによる制御の結果を
位相追従サイクルでの位相偏差検出ポイントで検出して
制御する。このため進み位相が小さくなるよう制御する
が、遅れ時間を伴う制御によるため制御ポイントでは位
相偏差は行き過ぎて少し遅れ位相となっている。しか
し、この時点で次のサイクルに入るため、再び周期追従
制御側に切換スイッチ34が切換えられる。このため位相
追従サイクルでの制御ポイント時点での小さな遅れ位相
が保持されたままとなる。この保持された小さな遅れ位
相を検出し位相偏差が０になるよう制御するが、制御ポ
イントの時点でまた位相追従制御に移り、位相偏差が小
さくなるよう制御され、位相偏差検出ポイントでは位相
０となってロックインする。このように、２つの制御ル
ープを切換えて使用することによって、位相偏差検出か
ら制御をかけるまでの遅れ時間と位相追従サイクル時間
間隔との比率が、従来の毎回位相追従制を行う場合に比
べて小さくなり、一次遅れ要素が弱くなる。この結果、
PLLロックイン位相付近でハンチングや定常振動が抑制
され、高速ロックインが可能となる。従って、応答安定
度の改善が計れる。
尚、本実施例で説明したゼロクロス点検出器12,位相
比較器14,切換スイッチ34,1/2カウンタ24等の全ては、
汎用CPUやディジタルシグナルプロセッサ（DSP）などで
構成することができる。
比較器14,切換スイッチ34,1/2カウンタ24等の全ては、
汎用CPUやディジタルシグナルプロセッサ（DSP）などで
構成することができる。
前述した実施例から明らかなように、本発明の制御ル
ープ切換形ディジタルPLL回路によれば、制御ループを
基本的に位相の静止化を行う周期追従制御サイクルと、
やや長い応答周期（時定数大）で位相補正を行う位相追
従制御サイクルとに分割し、入力信号のゼロクロス点検
出毎に、両者をある一定周期で切換えることによって、
PLLロックイン位相付近でのハンチングや定常振動が抑
制され、高精度で高速なロックインが可能になる。
ープ切換形ディジタルPLL回路によれば、制御ループを
基本的に位相の静止化を行う周期追従制御サイクルと、
やや長い応答周期（時定数大）で位相補正を行う位相追
従制御サイクルとに分割し、入力信号のゼロクロス点検
出毎に、両者をある一定周期で切換えることによって、
PLLロックイン位相付近でのハンチングや定常振動が抑
制され、高精度で高速なロックインが可能になる。
また、本構成を取ることにより、制御アルゴリズムが
簡単になるため、制御量の演算に微分・積分等の高度な
計算が必要なく、簡単な計算で済む。従って、プログラ
ム負担も軽減でき、汎用のCPUで十分処理可能となる。
簡単になるため、制御量の演算に微分・積分等の高度な
計算が必要なく、簡単な計算で済む。従って、プログラ
ム負担も軽減でき、汎用のCPUで十分処理可能となる。
以上、本発明の好適な実施例について説明したが、本
発明は前記実施例に限定されることなく、本発明の精神
を逸脱しない範囲内において種々の設計変更をなし得る
ことは勿論である。
発明は前記実施例に限定されることなく、本発明の精神
を逸脱しない範囲内において種々の設計変更をなし得る
ことは勿論である。
第１図は本発明に係る制御ループ切換形ディジタルPLL
回路の一実施例を示す要部ブロック回路図、第２図は本
発明に係る制御ループ切換形ディジタルPLL回路の位相
同期制御特性を示す波形図、第３図は従来のディジタル
PLL回路の位相同期制御特性を示す波形図である。 10……交流入力信号データ 12……ゼロクロス点検出器 14……位相比較器 16……周期演算部 18……位相偏差演算部 20……基本タイマ 22……サイクルカウンタ 24……1/2カウンタ 26,28……ラッチ 30……（制御量t1の）演算部 32……（制御量t2の）演算部 34……切換スイッチ
回路の一実施例を示す要部ブロック回路図、第２図は本
発明に係る制御ループ切換形ディジタルPLL回路の位相
同期制御特性を示す波形図、第３図は従来のディジタル
PLL回路の位相同期制御特性を示す波形図である。 10……交流入力信号データ 12……ゼロクロス点検出器 14……位相比較器 16……周期演算部 18……位相偏差演算部 20……基本タイマ 22……サイクルカウンタ 24……1/2カウンタ 26,28……ラッチ 30……（制御量t1の）演算部 32……（制御量t2の）演算部 34……切換スイッチ
Claims (1)
- 【請求項１】ディジタル信号に変換された交流入力信号
データからゼロクロス点検出により得られる位相データ
と、サイクルカウンタより得られる内部位相データとを
用いて交流入力信号の位相同期を行うディジタルPLL回
路において、 前記ゼロクロス点検出手段、検出されたゼロクロス点に
基づいて交流入力信号の周期を算出する手段、算出され
た周期を１周期当たりのサンプリング数で除算すること
により周期追従サイクルの制御量を演算する手段、およ
び該制御量を１サイクル毎にラッチする第１ラッチ手段
からなる周期追従制御サイクル演算部と、 時間をカウントし、所定のサンプリング設定時間毎にパ
ルスを出力する基本タイマ、この基本タイマの出力信号
をカウントするサイクルカウンタ、該サイクルカウンタ
から得られる内部位相データと前記ゼロクロス点検出手
段により得られる位相データとの偏差を演算する手段、
該偏差と前記ゼロクロス点に基づいて演算された交流入
力信号の周期との和を１周期当たりのサンプリング数で
除算することにより位相追従サイクルの制御量を演算す
る手段、および該制御量を１サイクル毎にラッチする第
２ラッチ手段からなる位相追従制御サイクル演算部と、 前記第１、第２ラッチ手段にラッチされている周期追従
制御サイクルの制御量および位相追従制御サイクルの制
御量を前記交流入力信号のゼロクロス点毎に所定周期で
交互に切り換えて前記基本タイマのサンプリング時間と
して設定する切換部と、 を設けることを特徴とする制御ループ切換形ディジタル
PLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221535A JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221535A JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385921A JPH0385921A (ja) | 1991-04-11 |
| JP2748584B2 true JP2748584B2 (ja) | 1998-05-06 |
Family
ID=16768242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221535A Expired - Lifetime JP2748584B2 (ja) | 1989-08-30 | 1989-08-30 | 制御ループ切換形ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748584B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233792A (ja) * | 1985-08-05 | 1987-02-13 | Sumitomo Metal Ind Ltd | 燃料容器用複層Ｎｉめつき鋼板 |
| JPS62292018A (ja) * | 1986-06-12 | 1987-12-18 | Clarion Co Ltd | デ−タクロツク再生回路 |
| JPS63193714A (ja) * | 1987-02-06 | 1988-08-11 | Nec Corp | 自動周波数制御回路 |
-
1989
- 1989-08-30 JP JP1221535A patent/JP2748584B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0385921A (ja) | 1991-04-11 |
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Legal Events
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