JPS6129219A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS6129219A JPS6129219A JP14997884A JP14997884A JPS6129219A JP S6129219 A JPS6129219 A JP S6129219A JP 14997884 A JP14997884 A JP 14997884A JP 14997884 A JP14997884 A JP 14997884A JP S6129219 A JPS6129219 A JP S6129219A
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- JP
- Japan
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- clock
- phase
- circuit
- output signal
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル信号再生機器に用いることのできる位
相同期回路に関するものである〇従来例の構成とその問
題点 以下図面を参照しながら従来の位相同期回路について説
明する。第１図は従来の位相同期回路のブロック図でめ
シ、１はエツジ検出器、２はローパスフィルタ（ＬＰＦ
と略称する）、３は電圧制御発振器（ＶＣＯと略称する
）、４は分周器、５は位相比較器で、エツジ検出器１と
分周器４の出力が位相比較器６に入力され、その出力が
ＬＰＦ２を通してＶＣＯ３に入力され、ｖｃｏｓの出力
が分周器４に入力される構成である。
相同期回路に関するものである〇従来例の構成とその問
題点 以下図面を参照しながら従来の位相同期回路について説
明する。第１図は従来の位相同期回路のブロック図でめ
シ、１はエツジ検出器、２はローパスフィルタ（ＬＰＦ
と略称する）、３は電圧制御発振器（ＶＣＯと略称する
）、４は分周器、５は位相比較器で、エツジ検出器１と
分周器４の出力が位相比較器６に入力され、その出力が
ＬＰＦ２を通してＶＣＯ３に入力され、ｖｃｏｓの出力
が分周器４に入力される構成である。
以上のように構成された位相同期回路についてその動作
を以下に説明する。入力信号工は第２図１で示される如
くのデジタル信号であり、これにクロックＣｉ以下のよ
うに位相同期させる。先ず、エツジ検出器１により、入
力信号■の立上り及び下りエツジを検出し、％クロック
巾のエツジ検出パルスｐを発生する。
を以下に説明する。入力信号工は第２図１で示される如
くのデジタル信号であり、これにクロックＣｉ以下のよ
うに位相同期させる。先ず、エツジ検出器１により、入
力信号■の立上り及び下りエツジを検出し、％クロック
巾のエツジ検出パルスｐを発生する。
エツジ検出器の構成としては、例えば第４図に示すよう
な微分器を利用することができる。第４図において、１
１は抵抗Ｒ１１２はコンデンサＣ１１３は排他的論理和
ゲートであり、入カニはＩ＝Ｃ−Ｒで定められる時間だ
け遅れて排他論理和ゲート１３に入力され、自身との排
他論理和がとられるので、エツジが来る度にパルスウニ
のパルスを出力し、第２図りのエツジ検出パルスが得ら
れる０ 位相比較器６は、例えば排他論理和グーｉｆ用いること
が可能で、上記エツジ検出器１の出力とクロックＣの排
他論理和をとることにより、その出力Ｐは第２図Ｐの如
くになる。
な微分器を利用することができる。第４図において、１
１は抵抗Ｒ１１２はコンデンサＣ１１３は排他的論理和
ゲートであり、入カニはＩ＝Ｃ−Ｒで定められる時間だ
け遅れて排他論理和ゲート１３に入力され、自身との排
他論理和がとられるので、エツジが来る度にパルスウニ
のパルスを出力し、第２図りのエツジ検出パルスが得ら
れる０ 位相比較器６は、例えば排他論理和グーｉｆ用いること
が可能で、上記エツジ検出器１の出力とクロックＣの排
他論理和をとることにより、その出力Ｐは第２図Ｐの如
くになる。
今、入力ＩとクロックＣが正しく位相同期していれば、
入力Ｉのエツジは時間的にクロックＣの立下りエツジと
立上シエッジの中間とカリ、位相−比較器出力ＰｆＬ
Ｐ Ｆ ２で積分したものは一定の電圧となる。しかし
、第２図に示す如く、クロックＣの位相が進むと位相比
較器出力Ｐのハイのパルス巾が細くなり、これを積分し
たＬＰＦ３の出力電圧は下る。従ってＶＣＯ３の発振周
波数は下り、この出力を分周して得られるクロックＣの
位相は遅れて、正しい位相同期点にもどる。
入力Ｉのエツジは時間的にクロックＣの立下りエツジと
立上シエッジの中間とカリ、位相−比較器出力ＰｆＬ
Ｐ Ｆ ２で積分したものは一定の電圧となる。しかし
、第２図に示す如く、クロックＣの位相が進むと位相比
較器出力Ｐのハイのパルス巾が細くなり、これを積分し
たＬＰＦ３の出力電圧は下る。従ってＶＣＯ３の発振周
波数は下り、この出力を分周して得られるクロックＣの
位相は遅れて、正しい位相同期点にもどる。
クロックＣの位相が遅れた場合も、上記と同様にして、
正しい位相同期が行われる０ しかしながら、上記のような構成においては、エツジ検
出器は正確に％クロック巾のパルスを発生しないと、位
相比較器出力Ｐのデユーティ’ｔ−５０％に保てず、同
期範囲が非対称になり、同期外れを生じやすくなる。
正しい位相同期が行われる０ しかしながら、上記のような構成においては、エツジ検
出器は正確に％クロック巾のパルスを発生しないと、位
相比較器出力Ｐのデユーティ’ｔ−５０％に保てず、同
期範囲が非対称になり、同期外れを生じやすくなる。
又、位相比較器として排他論理和ゲートなどを用いたい
わゆる乗算型のものでは、その位相比較特性は、第３図
に示す如くになる。第３図に於て横軸は位相差、縦軸は
位相比較出力であり、入カニとクロックＣの位相差が士
％π（即ち、Ｋクロック）以上になると、位相比較出力
は減少し、強い帰還がかからなくなると云う問題点を有
していた０ 発明の目的 本発明の目的は、エツジ検出器の出力パルス巾を正確に
〆クロックにする必要がなく、かつ、位相比較特性をい
わゆるのこぎり波特性に改善して同期はずれの生じ難く
い位相比較器を用いる事により、デジタル信号再生機器
の再生性能を改善することを可能にする位相同期回路を
提供することにある。
わゆる乗算型のものでは、その位相比較特性は、第３図
に示す如くになる。第３図に於て横軸は位相差、縦軸は
位相比較出力であり、入カニとクロックＣの位相差が士
％π（即ち、Ｋクロック）以上になると、位相比較出力
は減少し、強い帰還がかからなくなると云う問題点を有
していた０ 発明の目的 本発明の目的は、エツジ検出器の出力パルス巾を正確に
〆クロックにする必要がなく、かつ、位相比較特性をい
わゆるのこぎり波特性に改善して同期はずれの生じ難く
い位相比較器を用いる事により、デジタル信号再生機器
の再生性能を改善することを可能にする位相同期回路を
提供することにある。
発明の構成
本発明は、入力信号の立上シエッジまたは立下リエッジ
を検出する入力信号エツジ検出回路と、クロックの立上
りまたは立下りエツジを検出するクロックエツジ検出回
路と、前記入力信号エツジ検出回路と前記クロックエツ
ジ検出回路との位相比較回路と、前記位相比較回路の出
力信号を積分する積分回路と、前記積分回路の出力信号
により制御される前記クロックを出力する周波数可変発
振器とで構成したものである。
を検出する入力信号エツジ検出回路と、クロックの立上
りまたは立下りエツジを検出するクロックエツジ検出回
路と、前記入力信号エツジ検出回路と前記クロックエツ
ジ検出回路との位相比較回路と、前記位相比較回路の出
力信号を積分する積分回路と、前記積分回路の出力信号
により制御される前記クロックを出力する周波数可変発
振器とで構成したものである。
実施例の説明
第６図に本発明の一実施例を示す。第６図におイテ、１
はエツジ検出器、２ｉｊ、ＬＰＦ、３ＶｉＶＣＯ，ｓは
位相比較回路である。位相比較回路としては一例として
第６図のような構成が考えられる。
はエツジ検出器、２ｉｊ、ＬＰＦ、３ＶｉＶＣＯ，ｓは
位相比較回路である。位相比較回路としては一例として
第６図のような構成が考えられる。
以上のように構成された位相同期回路の動作について、
第７図を参照しながら、以下に動作を説明する。
第７図を参照しながら、以下に動作を説明する。
人力信ザ鵞第７図にも示すようにデジタル信号で、これ
をエツジ検出器１に入力する。ここでエツジ検出器の構
成は従来の回路が使用できる。
をエツジ検出器１に入力する。ここでエツジ検出器の構
成は従来の回路が使用できる。
ここで、第６歯に示す位相比較回路を用いることで、エ
ツジ検出パルスＤのパルス中は、％クロックである必要
はなく、従来例のように抵抗１１とコンデンサ１２の値
のバラツキに対する制約が軽減される。エツジ検出パル
スＤとクロックＣとの位相差に応じて、位相比較回路６
の出力パルスにのパルス中が、０〜１クロツクの間で変
化する。
ツジ検出パルスＤのパルス中は、％クロックである必要
はなく、従来例のように抵抗１１とコンデンサ１２の値
のバラツキに対する制約が軽減される。エツジ検出パル
スＤとクロックＣとの位相差に応じて、位相比較回路６
の出力パルスにのパルス中が、０〜１クロツクの間で変
化する。
すなわち、エツジ検出パルスＤの立上りエツジにより、
Ｄ−７リツプフロツプ（以下Ｄ−ＦＦ）２０がトリガさ
れ、その出力Ｋが反転する。反転した後のクロックＣの
最初の立上シエソジで、Ｄ−ＦＦ２１が反転する。この
出力ＦはＤ−ＦＦ２０’ｉプリセツトするので、その出
力には復旧する。すなわち、Ｄ−ＦＦ２ｏｉｊエツジ検
出パルスＤの立上りエツジから、次に発生したクロック
Ｃの立上シエッジまでの間、出力パルスＫを発生する。
Ｄ−７リツプフロツプ（以下Ｄ−ＦＦ）２０がトリガさ
れ、その出力Ｋが反転する。反転した後のクロックＣの
最初の立上シエソジで、Ｄ−ＦＦ２１が反転する。この
出力ＦはＤ−ＦＦ２０’ｉプリセツトするので、その出
力には復旧する。すなわち、Ｄ−ＦＦ２ｏｉｊエツジ検
出パルスＤの立上りエツジから、次に発生したクロック
Ｃの立上シエッジまでの間、出力パルスＫを発生する。
Ｄ−ＦＦ２１は、Ｄ−ＦＦ２ｏが復旧した後のクロック
Ｃの立上Ｄ 、＋ルスで復旧する。Ｄ−ＦＦ２１の出力
ＧとクロックＣとをゲート回路２２でゲーティングする
事により、％クロック巾のパルスＬを発生させる。この
２つのパルスにとＬ２ＬＰＦ２に入力する。ＬＰＦ２と
しては、第８図に示すような構成を用い、位相比較回路
５の出力パルスを用いる事ができる。ＬＰＦ２の出力に
よりｖＣ０３’ｉ５制御する事で、クロックＣの位相を
変化させて、入力信号Ｉとの位相同期を実現する。すな
わち、入力信号ＩとクロックＣとの位相関係がある状態
に安定すれば、その位相関係に応じて出力パルスにとＬ
が位相比較回路６から出力されてＬＰＦ２に入力される
。ＬＰＦ２の出力Ｍが安定するため、ｖＣＯ３の出力ク
ロックＣも安定するため、Ｃと工との位相関係は保持さ
れる。
Ｃの立上Ｄ 、＋ルスで復旧する。Ｄ−ＦＦ２１の出力
ＧとクロックＣとをゲート回路２２でゲーティングする
事により、％クロック巾のパルスＬを発生させる。この
２つのパルスにとＬ２ＬＰＦ２に入力する。ＬＰＦ２と
しては、第８図に示すような構成を用い、位相比較回路
５の出力パルスを用いる事ができる。ＬＰＦ２の出力に
よりｖＣ０３’ｉ５制御する事で、クロックＣの位相を
変化させて、入力信号Ｉとの位相同期を実現する。すな
わち、入力信号ＩとクロックＣとの位相関係がある状態
に安定すれば、その位相関係に応じて出力パルスにとＬ
が位相比較回路６から出力されてＬＰＦ２に入力される
。ＬＰＦ２の出力Ｍが安定するため、ｖＣＯ３の出力ク
ロックＣも安定するため、Ｃと工との位相関係は保持さ
れる。
いまクロックＣの位相が安定状態と比較して進んだと仮
定する。この場合には位相比較回路出力にのパルス中は
第７図からもわかるように狭くなる。すると第８図に示
すスイッチ２３がＯＮする時間が短かくなるため、抵抗
器２６を通してコンデンサ２６に流れ込む電荷が減少す
る。このためコンデンサ２６の端子電圧は下シ、ＬＰＦ
２の出力Ｍの電位は下る。ここでＶＣＯ３’ｉ制御電圧
が下れば発振周波数が下るように設計しておけば、ＶＣ
Ｏ出力出力クロック層波数が下るため、入力信号工との
位相関係は遅れる方向に変化する。すなわち、入力信号
Ｉに対してクロックＣの位相関係が進むと、位相比較回
路６によりその変化を検出し、クロックＣの位相を遅ら
せるように帰還がかかる◇ 入力信号Ｉに対してクロックＣの位相関係が遅れた場合
にも同様であるため、本位相同期回路は常に入力信号工
とクロックＣとの位相関係を一定に保つように動作する
。
定する。この場合には位相比較回路出力にのパルス中は
第７図からもわかるように狭くなる。すると第８図に示
すスイッチ２３がＯＮする時間が短かくなるため、抵抗
器２６を通してコンデンサ２６に流れ込む電荷が減少す
る。このためコンデンサ２６の端子電圧は下シ、ＬＰＦ
２の出力Ｍの電位は下る。ここでＶＣＯ３’ｉ制御電圧
が下れば発振周波数が下るように設計しておけば、ＶＣ
Ｏ出力出力クロック層波数が下るため、入力信号工との
位相関係は遅れる方向に変化する。すなわち、入力信号
Ｉに対してクロックＣの位相関係が進むと、位相比較回
路６によりその変化を検出し、クロックＣの位相を遅ら
せるように帰還がかかる◇ 入力信号Ｉに対してクロックＣの位相関係が遅れた場合
にも同様であるため、本位相同期回路は常に入力信号工
とクロックＣとの位相関係を一定に保つように動作する
。
′ｉ！、た、上記実施例の位相比較特性を第９図に示す
。横軸は入力信号ＩとクロックＣの位相差で、縦軸は位
相比較出力、すなわちＬＰＦ出力Ｍである。本実施例の
構成では、位相差が人きくなるほど位相比較出力が大き
くなるため、入力信号工とクロックＣとの位相関係を一
定に保つ帰還が強くかかる。すなわち、本実施例による
位相比較回路を用いる事により、のこぎシ波特性の位相
比較特性を実現している。
。横軸は入力信号ＩとクロックＣの位相差で、縦軸は位
相比較出力、すなわちＬＰＦ出力Ｍである。本実施例の
構成では、位相差が人きくなるほど位相比較出力が大き
くなるため、入力信号工とクロックＣとの位相関係を一
定に保つ帰還が強くかかる。すなわち、本実施例による
位相比較回路を用いる事により、のこぎシ波特性の位相
比較特性を実現している。
発明の効果
以上の説明から明らかなように、本発明によれば、入力
信号エツジ検出回路の出力とクロックエツジ検出回路の
出力との位相を比較する位相比較器を用いることにより
、入力信号エツジ検出回路で発生させるエツジ検出パル
スのパルス中の制約が減少するため、回路部品の精度を
要せず、また位相比較特性も改善されるため、位相同期
回路の性能そのものを向上するという優れた効果が得ら
扛、その結果、本発明の位相同期回路を用いたデジタル
信号再生機器の性能を改善できるという効果が得られる
。
信号エツジ検出回路の出力とクロックエツジ検出回路の
出力との位相を比較する位相比較器を用いることにより
、入力信号エツジ検出回路で発生させるエツジ検出パル
スのパルス中の制約が減少するため、回路部品の精度を
要せず、また位相比較特性も改善されるため、位相同期
回路の性能そのものを向上するという優れた効果が得ら
扛、その結果、本発明の位相同期回路を用いたデジタル
信号再生機器の性能を改善できるという効果が得られる
。
第１図は位相同期回路の従来例を示すブロック図、第２
図は第１図に示す従来の位相同期回路の動作を示すタイ
ミングチャート、第３図は第１図に示す従来の位相同期
回路における位相比較特性図、第４図は第１図のエツジ
検出回路の一例を示す回路図、第６図は本発明の一実施
例における位相同期回路のブロック図、第６図は上記実
施例の位相同期回路における位相比較回路の一例を示す
ブロック図、第７図は上記実施例の位相同期回路の動作
を示すタイミングチャート、第８図は上記実施例の位相
同期回路に用いるＬＰＦの一例を示す回路図、第９図は
上記実施例の位相同期回路の位相比較回路の位相比較特
性図である。 １・・・・・・エツジ検出回路、２・・・・・・ＬＰＦ
、３・・・・・ＶＣＯ１５・・・・・・位相比較回路、
２０・・・・・・第１のフリップフロップ、２１・・・
・・・第２のフリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第３図 第 ５ 図 第６図 第７（３） ム
図は第１図に示す従来の位相同期回路の動作を示すタイ
ミングチャート、第３図は第１図に示す従来の位相同期
回路における位相比較特性図、第４図は第１図のエツジ
検出回路の一例を示す回路図、第６図は本発明の一実施
例における位相同期回路のブロック図、第６図は上記実
施例の位相同期回路における位相比較回路の一例を示す
ブロック図、第７図は上記実施例の位相同期回路の動作
を示すタイミングチャート、第８図は上記実施例の位相
同期回路に用いるＬＰＦの一例を示す回路図、第９図は
上記実施例の位相同期回路の位相比較回路の位相比較特
性図である。 １・・・・・・エツジ検出回路、２・・・・・・ＬＰＦ
、３・・・・・ＶＣＯ１５・・・・・・位相比較回路、
２０・・・・・・第１のフリップフロップ、２１・・・
・・・第２のフリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名＠１
図 第３図 第 ５ 図 第６図 第７（３） ム
Claims (5)
- （１）入力信号の立上りエッジまたは立下りエッジを検
出する入力信号エッジ検出回路と、クロックの立上りま
たは立下りエッジを検出するクロックエッジ検出回路と
、前記入力信号エッジ検出回路の出力信号と前記クロッ
クエッジ検出回路の出力信号との位相を比較する位相比
較回路と、前記位相比較回路の出力信号を積分する積分
回路と、前記積分回路の出力信号により制御され、前記
クロックを出力する周波数可変発振器とで構成されるこ
とを特徴とする位相同期回路。 - （２）入力信号エッジ検出回路の出力信号と前記クロッ
クエッジ検出回路の出力信号との位相関係に応じて、０
〜１クロック周期間第１の出力信号を発生し、前記第１
の出力信号発生後に１／２クロック周期間第２の出力信
号を発生するように構成した事を特徴とする特許請求の
範囲第１項記載の位相同期回路。 - （３）位相比較回路が入力信号の立上りエッジまたは立
下りエッジでセットされる第１のフリップフロップと、
前記第１のフリップフロップがセットされた後に発生し
た最初のクロックの立上りエッジまたは立下りエッジで
セットされる第２のフリップフロップと、ゲート回路と
で構成され、前記第２のフリップフロップがセットされ
たことにより、前記第１のフリップフロップがリセット
されるように構成するとともに、前記第１のフリップフ
ロップの出力信号をもって前記第１の出力信号とし、一
方、前記第１のフリップフロップがリセットされた後に
発生した最初のクロックの立上りエッジまたは立下りエ
ッジにより前記第２のフリップフロップがリセットされ
るように構成し、前記第２のフリップフロップの出力信
号と前記クロック信号とを前記ゲート回路に加えて前記
クロックにマスクをかけ、このゲート回路の出力を前記
第２の出力信号とする事を特徴とする特許請求の範囲第
２項記載の位相同期回路。 - （４）第２のフリップフロップ出力信号と前記ゲート回
路とでクロックにマスクをかける際に、第１の出力信号
の直後に第２の出力信号が発生するように構成した事を
特徴とする特許請求の範囲第３項記載の位相同期回路。 - （５）第２のフリップフロップ出力信号と前記ゲート回
路とでクロックにマスクをかける際に、第１の出力信号
の出力された後１／２クロック期間を経た後に第２の出
力信号が発生するように構成した事を特徴とする特許請
求の範囲第３項記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14997884A JPS6129219A (ja) | 1984-07-19 | 1984-07-19 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14997884A JPS6129219A (ja) | 1984-07-19 | 1984-07-19 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129219A true JPS6129219A (ja) | 1986-02-10 |
Family
ID=15486786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14997884A Pending JPS6129219A (ja) | 1984-07-19 | 1984-07-19 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239124A (ja) * | 1990-02-16 | 1991-10-24 | Shikoku Sogo Kenkyusho:Kk | 分散電源の逆充電防止方式とその装置 |
| JPH0549170A (ja) * | 1991-08-07 | 1993-02-26 | Tokyo Electric Power Co Inc:The | 系統安定化装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257861A (en) * | 1975-10-31 | 1977-05-12 | Sperry Rand Corp | Phase detector |
| JPS583330A (ja) * | 1981-06-29 | 1983-01-10 | Nec Corp | デジタル位相同期回路 |
-
1984
- 1984-07-19 JP JP14997884A patent/JPS6129219A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257861A (en) * | 1975-10-31 | 1977-05-12 | Sperry Rand Corp | Phase detector |
| JPS583330A (ja) * | 1981-06-29 | 1983-01-10 | Nec Corp | デジタル位相同期回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239124A (ja) * | 1990-02-16 | 1991-10-24 | Shikoku Sogo Kenkyusho:Kk | 分散電源の逆充電防止方式とその装置 |
| JPH0549170A (ja) * | 1991-08-07 | 1993-02-26 | Tokyo Electric Power Co Inc:The | 系統安定化装置 |
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