JPS583330A - デジタル位相同期回路 - Google Patents
デジタル位相同期回路Info
- Publication number
- JPS583330A JPS583330A JP56100825A JP10082581A JPS583330A JP S583330 A JPS583330 A JP S583330A JP 56100825 A JP56100825 A JP 56100825A JP 10082581 A JP10082581 A JP 10082581A JP S583330 A JPS583330 A JP S583330A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- reset
- input signal
- flip
- phase comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は磁気記碌装置等のクロ、り再生回路。
特にデジタル位相同期回路に関する。
デジタル位相同期回路は、一般的に第１図に示すように
、入力信号と電圧制御発振器（ＶＣＭ）の出力を分周し
た信号との位相差を位相比較回路（ＰＤ）により検出し
、フィルターにより位相差に対応した電位に変換し前記
■ＣＭｔ制御することにより入力信号に位相同期したＶ
ＣＭ出力を発生する。
、入力信号と電圧制御発振器（ＶＣＭ）の出力を分周し
た信号との位相差を位相比較回路（ＰＤ）により検出し
、フィルターにより位相差に対応した電位に変換し前記
■ＣＭｔ制御することにより入力信号に位相同期したＶ
ＣＭ出力を発生する。
従来の位相比較回路は、第２図に示すように。
位相比較入力信号をパルサーを用いてセットリセ、トフ
リ、プフロップＣＰＦＩ）ｔ−第３図に示すタイムチャ
ートに示すようにセットリセット動作を行ない位相差信
号を発生する。
リ、プフロップＣＰＦＩ）ｔ−第３図に示すタイムチャ
ートに示すようにセットリセット動作を行ない位相差信
号を発生する。
位相差信号はデユーティサイクルが平均的にｓｏｎにな
るようにＶＣＭが制御されクロックが変化する。ここで
セットパルスとリセットパルスのパルス幅はＦＦＩのセ
ット・リセット動作に十分なパルス幅を持つことが要求
され、高速パルスで動作する場合、第４図で示す鋸歯位
相比較特性の線形領域の割合がセット・リセットパル２
幅によりそれぞれＴ１＊Ｔ！の領域だけ減少する欠点が
有りた。
るようにＶＣＭが制御されクロックが変化する。ここで
セットパルスとリセットパルスのパルス幅はＦＦＩのセ
ット・リセット動作に十分なパルス幅を持つことが要求
され、高速パルスで動作する場合、第４図で示す鋸歯位
相比較特性の線形領域の割合がセット・リセットパル２
幅によりそれぞれＴ１＊Ｔ！の領域だけ減少する欠点が
有りた。
本発明はセット・リセットパル２幅を減少させることに
より位相比較特性の線形領域の減少を改善、前記欠点を
除去した回路を提供することにある。
より位相比較特性の線形領域の減少を改善、前記欠点を
除去した回路を提供することにある。
本発明は、セット・リセットヲ繰返す位相比較回路にお
いて、セットおよびリセットパルスを発生するパルサー
に位相比較出力を帰還させることによりセット・リセッ
トパルス幅を減少させ位相比較特性の線形領域の減少を
改善する。
いて、セットおよびリセットパルスを発生するパルサー
に位相比較出力を帰還させることによりセット・リセッ
トパルス幅を減少させ位相比較特性の線形領域の減少を
改善する。
以下本発明の実施例について図面を参照して説明する。
まず、第一の実施例を示し九ｇｓ図およびそのタイムチ
ャート１示した第９図を参照する。第５図と第９図での
信号番号線間じである。ＦＦＩ、ＦＦ２゜ＦＦ３はセッ
トリセットフリップフロップを用い。
ャート１示した第９図を参照する。第５図と第９図での
信号番号線間じである。ＦＦＩ、ＦＦ２゜ＦＦ３はセッ
トリセットフリップフロップを用い。
ゲート１．ゲート２は２人力の論理積を取るゲートを用
いる。ＦＦｌ０出力■は出力■の反転出力である。ＦＦ
２はクロック■がローレベルの時セットされ、クロック
■がハイレベルになる時、ゲート１の出力■はハイレベ
ルとなり、ＦＦ１ｔセ、トする門・ＰＦＩがセットされ
るとＦＦ２はリセットされ。
いる。ＦＦｌ０出力■は出力■の反転出力である。ＦＦ
２はクロック■がローレベルの時セットされ、クロック
■がハイレベルになる時、ゲート１の出力■はハイレベ
ルとなり、ＦＦ１ｔセ、トする門・ＰＦＩがセットされ
るとＦＦ２はリセットされ。
ゲート１の入力■紘ローレベルとなる。すなわちＦＰ１
０セットパルス■のパルスＩＩ Ｔ ｓはＦＦＩ、ＦＦ
２そしてゲート１を通過する遅延時間と同一となる。
０セットパルス■のパルスＩＩ Ｔ ｓはＦＦＩ、ＦＦ
２そしてゲート１を通過する遅延時間と同一となる。
このパルス幅Ｔ３はＦＦ１がセットされた後変化する為
、セットするのに十分なパルス幅である。入力信号■に
よるリセットパルス■のパルス幅もセット動作と同様に
ＦＰＩ、ＦＦ３そしてＧＡ’１２を通過する遅延時間と
同一と表る。
、セットするのに十分なパルス幅である。入力信号■に
よるリセットパルス■のパルス幅もセット動作と同様に
ＦＰＩ、ＦＦ３そしてＧＡ’１２を通過する遅延時間と
同一と表る。
以上の動作により前記各論理素子に高速なもの會選択す
れば第４図で示した位相比較特性の線形領域の減少を最
小限とすることが出来る。
れば第４図で示した位相比較特性の線形領域の減少を最
小限とすることが出来る。
次に第二の実施例を示した第６図およびそのタイム千ｑ
）？示した第１０図を参照する。第二の実施例は第
一の実施例にゲート３．ゲート４、およびＦＦ４を付加
し、ゲート３の信号によりリセットする端子ｔｐｉ；’
ｔに付加する。第６図゛と第１θ図の信号番号は同様と
し第５図と重復する個所は同一名称とし、同様の動作を
行たうが追加回路の説明の為、クロック■はクロック■
のπｒａｄだけ遅延した信号すなわ−ちクロ、り■がデ
ユーティサイクル５ｏｖＩとすると、クロック■はクロ
ック■の反転信号となる。′！た入力信号■はクロック
■のπｒａｄのパルス幅とすると、ゲート３．ＦＦ４゜
ＦＦＩで構成される前記リセット動作と同様のパルサー
は、入力信号■Ｏ欠落状態の時ＰＦ１ｔｌＪセットする
。ゲート４は人力信号■によりＦＦＩをリセットすべき
条件を判断し、°入カパルス信号■によるリセットが必
要な場合、リセットパルス［相］をリセットパルス■の
後に発生させることにより人力パルス信号■のリセット
を優先させる０以上により欠落状態を含む入力信号に対
する位相比較特性も同様に線形領域の減少を最小限とす
ることが出来る。
）？示した第１０図を参照する。第二の実施例は第
一の実施例にゲート３．ゲート４、およびＦＦ４を付加
し、ゲート３の信号によりリセットする端子ｔｐｉ；’
ｔに付加する。第６図゛と第１θ図の信号番号は同様と
し第５図と重復する個所は同一名称とし、同様の動作を
行たうが追加回路の説明の為、クロック■はクロック■
のπｒａｄだけ遅延した信号すなわ−ちクロ、り■がデ
ユーティサイクル５ｏｖＩとすると、クロック■はクロ
ック■の反転信号となる。′！た入力信号■はクロック
■のπｒａｄのパルス幅とすると、ゲート３．ＦＦ４゜
ＦＦＩで構成される前記リセット動作と同様のパルサー
は、入力信号■Ｏ欠落状態の時ＰＦ１ｔｌＪセットする
。ゲート４は人力信号■によりＦＦＩをリセットすべき
条件を判断し、°入カパルス信号■によるリセットが必
要な場合、リセットパルス［相］をリセットパルス■の
後に発生させることにより人力パルス信号■のリセット
を優先させる０以上により欠落状態を含む入力信号に対
する位相比較特性も同様に線形領域の減少を最小限とす
ることが出来る。
以下第一の実施例に対応する具体例ｆ第７図に示し説明
をつけ加える。
をつけ加える。
０１〜Ｇ８の各ゲートはｒａＩｍｃｎｉｉ、Ｄ社製Ｆ１
０にシリーズノＦ１０１０２． Ｆ１０１０５等を相定
している。Ｇｌと０２．Ｇ４と０５．Ｇｌと０８はそれ
ぞれ第一の実施例のＦＦ２．ＦＦＩ、ＦＦ３で説明した
フリ、プフロップを構成し、Ｇ３．Ｇ４は同様にゲート
ｌ、ゲート２となる。したがって０４と０５で構成され
るＦＦＩに印加されるセットパルスはＧ４．Ｇｓ、Ｇｌ
、Ｇ３を通過する遅延時間と同一となシ、リセットパル
スはＧｓｔ ＧｅｔＧ８．Ｇ６を通過する遅延時間と同
一となる。
０にシリーズノＦ１０１０２． Ｆ１０１０５等を相定
している。Ｇｌと０２．Ｇ４と０５．Ｇｌと０８はそれ
ぞれ第一の実施例のＦＦ２．ＦＦＩ、ＦＦ３で説明した
フリ、プフロップを構成し、Ｇ３．Ｇ４は同様にゲート
ｌ、ゲート２となる。したがって０４と０５で構成され
るＦＦＩに印加されるセットパルスはＧ４．Ｇｓ、Ｇｌ
、Ｇ３を通過する遅延時間と同一となシ、リセットパル
スはＧｓｔ ＧｅｔＧ８．Ｇ６を通過する遅延時間と同
一となる。
第８図は第二の実施例に対応する具体的例である。Ｇｌ
〜Ｇ８は第７図説明と同様であるが、Ｇｉは入力端子が
付加されている。Ｇ１０とＧｌｌは第二〇実施例のＦＦ
４で説明したフリップフロ。
〜Ｇ８は第７図説明と同様であるが、Ｇｉは入力端子が
付加されている。Ｇ１０とＧｌｌは第二〇実施例のＦＦ
４で説明したフリップフロ。
プを構成し、Ｇ９はゲート３とまる。Ｇ９の出力は付加
され九Ｇ５０入力、つま５ＰＦｌのリセット端子に接続
されている。同様にＧ１２はゲート４でらりＧ１３はク
ロ、り■、フクロり■を供給する。
され九Ｇ５０入力、つま５ＰＦｌのリセット端子に接続
されている。同様にＧ１２はゲート４でらりＧ１３はク
ロ、り■、フクロり■を供給する。
本発明は以上説明したようにパルサーに位相比較出力を
帰還させることにより回路動作に十分なパルス幅を発生
させるとともに位相比較特性の線形領域の減少を最小限
にする効果がある。
帰還させることにより回路動作に十分なパルス幅を発生
させるとともに位相比較特性の線形領域の減少を最小限
にする効果がある。
第１図は一般的なデジタル位相同期回路構成図。
第２図は従来の位相比較回路、７４３図は第２図に示し
た位相比較動作タイムチャート、第４図は位相比較特性
を示す図、第５図は本発明の第一の実施例、第６図は本
発明の第二の実施例、第７図は第一の実施例に対応する
具体例、１ｌＥａ図は第二の実施例に対応する具体例、
第９図は第５図のタイムチャート、第１θ図は第６図の
タイムチャート半１１￥］ 事２起 峯３図 率＋２ １Ｐｔ＠ 半７面 ｔｌａ目 ヰタ図
た位相比較動作タイムチャート、第４図は位相比較特性
を示す図、第５図は本発明の第一の実施例、第６図は本
発明の第二の実施例、第７図は第一の実施例に対応する
具体例、１ｌＥａ図は第二の実施例に対応する具体例、
第９図は第５図のタイムチャート、第１θ図は第６図の
タイムチャート半１１￥］ 事２起 峯３図 率＋２ １Ｐｔ＠ 半７面 ｔｌａ目 ヰタ図
Claims (1)
- １、電圧制御発振器の出方またはその出方を分周した出
力と入力信号の位相差を検出し、その位相差によって前
記電圧制御発振器を制御することにより入力信号の位相
に追従する位相同期回路において、セットおよびリセッ
ト六方端子を有する第一のプリップフロップと、第一の
フリップフロップのリセット状態によりリセットされ第
一の入力信号の位相比較タイミングに用いる立上りｔた
は立下り直前の電位にょプセットされる第二のプ・リッ
プフロップと、第一のプリップフロップのセット状態に
ょクリセットされ第二の入力信号の位相比較タイミング
に用いる立上９または立下シ直前の電位にょ９セツトさ
れる第三のフリップフロップと、第二のプリップフロ、
プのセット状態と第一の入力信号の位相比較タイミング
に用いる立上ｖｔたは立下９直後の電位の論理積を取り
、第一のフリ、プフロ、プをセットする第一のゲートと
、第三のプリップフロップのセット状態と第仁の入力信
号の位相比較タイミングに用いる立上りまたは立下り直
後の電位の論理積をｊＩ！り第一のフリ、プフロクプを
リセットする第二〇ゲートとを具備し、第一の入力信号
と第二の入力信号との位相差に対応する出力を第一の７
リツプフロツプにより発生させる位相比較回路を有する
デ気シタ子と、Ｗｔ＝の信号によｐセットする第四の７
リツプフロツプと、第三のゲートと、第二、の入力信号
の位相比較タイミングに用いる立上りまたは立下９直後
の電位と第四の入力信号の論理積を取り第三の信号を発
生する第四のゲートとを更に具備し、第三のゲート出力
を前記第一プリ、プフロップの第二リセット端子に印加
することにより第二の入力信号の欠落状態での第一〇プ
リップフロップを第四の入力信号によりリセットする特
許請求の範囲第１項記載のデジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100825A JPS583330A (ja) | 1981-06-29 | 1981-06-29 | デジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100825A JPS583330A (ja) | 1981-06-29 | 1981-06-29 | デジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583330A true JPS583330A (ja) | 1983-01-10 |
Family
ID=14284097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100825A Pending JPS583330A (ja) | 1981-06-29 | 1981-06-29 | デジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129219A (ja) * | 1984-07-19 | 1986-02-10 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
| JPS62219711A (ja) * | 1986-03-19 | 1987-09-28 | Sanyo Electric Co Ltd | 位相比較回路 |
| US5971467A (en) * | 1995-10-06 | 1999-10-26 | Honda Giken Kogyo Kabushiki Kaisha | Tilting structure for motor vehicle seat |
-
1981
- 1981-06-29 JP JP56100825A patent/JPS583330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129219A (ja) * | 1984-07-19 | 1986-02-10 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
| JPS62219711A (ja) * | 1986-03-19 | 1987-09-28 | Sanyo Electric Co Ltd | 位相比較回路 |
| US5971467A (en) * | 1995-10-06 | 1999-10-26 | Honda Giken Kogyo Kabushiki Kaisha | Tilting structure for motor vehicle seat |
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