JPS61227420A - 自動デユ−テイ調整回路 - Google Patents
自動デユ−テイ調整回路Info
- Publication number
- JPS61227420A JPS61227420A JP6824885A JP6824885A JPS61227420A JP S61227420 A JPS61227420 A JP S61227420A JP 6824885 A JP6824885 A JP 6824885A JP 6824885 A JP6824885 A JP 6824885A JP S61227420 A JPS61227420 A JP S61227420A
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- Japan
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- clock
- output
- duty
- delay
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力クロックを微小遅延時間ずつ順次ずらした複数個の
クロックによって出力クロックを識別し、１周期中の識
別結果における“Ｈ”の数と“Ｌ”の数とが所望のデユ
ーティに対応する値になるときの変化点に対応するクロ
ックを選択して、入力クロックとこの選択されたクロッ
クとによって変化点を定めることによって所望のデユー
ティを有する出力クロックを作成するものである。
クロックによって出力クロックを識別し、１周期中の識
別結果における“Ｈ”の数と“Ｌ”の数とが所望のデユ
ーティに対応する値になるときの変化点に対応するクロ
ックを選択して、入力クロックとこの選択されたクロッ
クとによって変化点を定めることによって所望のデユー
ティを有する出力クロックを作成するものである。
本発明は入力クロックのデユーティを自動的に調整する
回路に係り、特にディジタル回路のみを用い、高速クロ
ックを必要とすることなく任意の周波数で動作可能な自
動デユーティ調整回路に関するものである。
回路に係り、特にディジタル回路のみを用い、高速クロ
ックを必要とすることなく任意の周波数で動作可能な自
動デユーティ調整回路に関するものである。
ＮＲＺ符号のデータ信号をＲＺ符号化したり、ＣＭＩ符
号やＤＭＩ符号等のＩＢ２Ｂ符号信号に変換する符号変
換回路等においては、入カクロツりのデユーティ変動が
あると正しく動作することができないため、入力クロッ
クのデユーティを自動的に調整する回路が必要であるが
、このような自動デユーティ調整回路は任意の周波数で
動作可能であるとともに、その動作上高速クロックを必
要としないものであることが要望されている。
号やＤＭＩ符号等のＩＢ２Ｂ符号信号に変換する符号変
換回路等においては、入カクロツりのデユーティ変動が
あると正しく動作することができないため、入力クロッ
クのデユーティを自動的に調整する回路が必要であるが
、このような自動デユーティ調整回路は任意の周波数で
動作可能であるとともに、その動作上高速クロックを必
要としないものであることが要望されている。
第４図は従来のデユーティ調整回路の一例を示したもの
であって、Ａに示す任意のデユーティを有する入力クロ
ックを、ＬＣ回路等からなる同調回路１に加えて一旦正
弦波信号Ｂに変換したのち、識別器２において適当な基
準電圧Ｖ ｒｅｆと比較することによって、必要とする
デユーティ（多くの場合５０％）のクロック信号Ｃを得
る。
であって、Ａに示す任意のデユーティを有する入力クロ
ックを、ＬＣ回路等からなる同調回路１に加えて一旦正
弦波信号Ｂに変換したのち、識別器２において適当な基
準電圧Ｖ ｒｅｆと比較することによって、必要とする
デユーティ（多くの場合５０％）のクロック信号Ｃを得
る。
第５図は従来のデユーティ調整回路の他の一例を示した
ものであって、（ａ）は構成を示す図、伽）は動作波形
を示すタイムチャートである。
ものであって、（ａ）は構成を示す図、伽）は動作波形
を示すタイムチャートである。
第５図において、任意のデユーティを有する大力クロッ
クＡは立ち上がり検出回路５において、クロック発生器
６の発生する非常に高速のクロックによってその立ち上
がりを検出され、Ｂに示すパルス出力を得る。パルス出
力Ｂの間隔は、入力クロックＡの１周期に対応している
。カウントおよび立ち下がりパルス発生回路７はパルス
Ｂの出力間隔をクロック発生器６の高速クロックによっ
てカウントし、そのカウント数の１／２のところでパル
スＣを発生する。クロック作成回路８はパルスＢで立ち
上がり、パルスＣで立ち下がるパルスＤを発生する。従
ってパルスＤは５０％のデユーティを有するクロックで
ある。
クＡは立ち上がり検出回路５において、クロック発生器
６の発生する非常に高速のクロックによってその立ち上
がりを検出され、Ｂに示すパルス出力を得る。パルス出
力Ｂの間隔は、入力クロックＡの１周期に対応している
。カウントおよび立ち下がりパルス発生回路７はパルス
Ｂの出力間隔をクロック発生器６の高速クロックによっ
てカウントし、そのカウント数の１／２のところでパル
スＣを発生する。クロック作成回路８はパルスＢで立ち
上がり、パルスＣで立ち下がるパルスＤを発生する。従
ってパルスＤは５０％のデユーティを有するクロックで
ある。
第４図に示された従来のデユーティ調整回路は、同調回
路にコイルやコンデンサを使用するため集積回路化に不
向きであり、部品の大きさによって回路の小形化に限界
を生じる。また同調回路を使用するため、単一周波数で
しか使用できず、他の周波数で使用しようとする場合に
は同調回路の再調整や部品の交換が必要になる。さらに
電源変動や温度変動等によって正弦波信号と基準電圧と
の相対レベルが変動すると、それがそのまま出力クロッ
クのデユーティ変動となって現れ、従って電源や温度の
変動に弱いという問題がある。
路にコイルやコンデンサを使用するため集積回路化に不
向きであり、部品の大きさによって回路の小形化に限界
を生じる。また同調回路を使用するため、単一周波数で
しか使用できず、他の周波数で使用しようとする場合に
は同調回路の再調整や部品の交換が必要になる。さらに
電源変動や温度変動等によって正弦波信号と基準電圧と
の相対レベルが変動すると、それがそのまま出力クロッ
クのデユーティ変動となって現れ、従って電源や温度の
変動に弱いという問題がある。
これに対して第５図のデユーティ調整回路は、すべてデ
ィジタル回路で処理が行われるため集積回路化が可能で
あり、また高速パルスに対して十分低速の任意の周波数
で使用でき、かつ電源や温度の変動にも強く第４図に示
された回路の大部分の問題点が解決されている。
ィジタル回路で処理が行われるため集積回路化が可能で
あり、また高速パルスに対して十分低速の任意の周波数
で使用でき、かつ電源や温度の変動にも強く第４図に示
された回路の大部分の問題点が解決されている。
しかしながら、第５図の回路は入力クロックに対して非
常に高速のクロックが必要であって、例えば１０ＭＨｚ
の入力クロックに対してデユーティ変動範囲を±１０％
に抑えるためには、１００ＭＨｚの高速クロックが必要
となり、低電力のＣＭＯ３４）ＴＴＬによって回路を構
成することができなくなるという問題がある。
常に高速のクロックが必要であって、例えば１０ＭＨｚ
の入力クロックに対してデユーティ変動範囲を±１０％
に抑えるためには、１００ＭＨｚの高速クロックが必要
となり、低電力のＣＭＯ３４）ＴＴＬによって回路を構
成することができなくなるという問題がある。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、ディジタル回路のみによって構成でき
て集積回路化が容易であり、またある程度任意の周波数
での使用が可能であるとともに電源や温度の変動に強く
、かつ入力クロックに対して高速の信号を内部的に必要
としないデユーティ調整回路を提供することを目的とし
ている。
るものであって、ディジタル回路のみによって構成でき
て集積回路化が容易であり、またある程度任意の周波数
での使用が可能であるとともに電源や温度の変動に強く
、かつ入力クロックに対して高速の信号を内部的に必要
としないデユーティ調整回路を提供することを目的とし
ている。
第１図は本発明の原理的構成を示したものである。同図
において１１は遅延クロック発生手段であって任意のデ
ユーティを有する入力クロックを微小時間ずつ順次遅延
した複数のクロックを発生する。
において１１は遅延クロック発生手段であって任意のデ
ユーティを有する入力クロックを微小時間ずつ順次遅延
した複数のクロックを発生する。
１２は出力クロック識別手段であって遅延クロック発生
手段１１の各遅延クロックによって出力クロックを識別
してそれぞれ出力を発生する。
手段１１の各遅延クロックによって出力クロックを識別
してそれぞれ出力を発生する。
】３はセレクタ手段であって識別手段１２の１周期中の
識別結果における“Ｈ”の数と“Ｌ”の数とが所望のデ
ユーティに対応する値になるときの変化点に対応する遅
延クロックを選択して出力する。
識別結果における“Ｈ”の数と“Ｌ”の数とが所望のデ
ユーティに対応する値になるときの変化点に対応する遅
延クロックを選択して出力する。
１４は出力クロック発生手段であって、入力クロックと
セレクタ手段１３で選択された遅延クロックとによって
変化点を定めることによって所望のデユーティを有する
出力クロックを発生する。
セレクタ手段１３で選択された遅延クロックとによって
変化点を定めることによって所望のデユーティを有する
出力クロックを発生する。
本発明の自動デユーティ調整回路では、出力クロックを
入力クロックから微小時間ずつ順次遅延されたクロック
によって識別したときの、１周期中のＨ１の期間に立ち
上がるクロックの数と、Ｌ”の期間に立ち上がるクロッ
クの数との比が所望のデユーティになるときの状態変化
点に対応する立ち上がりを有するクロックをセレクタ手
段によって選択して、入力クロックによって立ち上がり
セレクタ手段によって選択されたクロックによって立ち
下がるクロックを出力クロック発生手段によって発生す
るので、任意のデユーティを有する入力クロックから所
望のデユーティを有する出力クロックを発生することが
できる。
入力クロックから微小時間ずつ順次遅延されたクロック
によって識別したときの、１周期中のＨ１の期間に立ち
上がるクロックの数と、Ｌ”の期間に立ち上がるクロッ
クの数との比が所望のデユーティになるときの状態変化
点に対応する立ち上がりを有するクロックをセレクタ手
段によって選択して、入力クロックによって立ち上がり
セレクタ手段によって選択されたクロックによって立ち
下がるクロックを出力クロック発生手段によって発生す
るので、任意のデユーティを有する入力クロックから所
望のデユーティを有する出力クロックを発生することが
できる。
第２図は本発明の一実施例を示したものであって、２１
はＲＳフリップフロップ、ｎはｍ個のゲート２３ １＋
２３ ２．−、２３−ｍ＃を直列に接続してなる遅延
回路、２４はセレクタ回路、２Ｓ＋、２５−２．−・−
１２５−ｍはＤフリップフロップ、２６は制御回路であ
る。
はＲＳフリップフロップ、ｎはｍ個のゲート２３ １＋
２３ ２．−、２３−ｍ＃を直列に接続してなる遅延
回路、２４はセレクタ回路、２Ｓ＋、２５−２．−・−
１２５−ｍはＤフリップフロップ、２６は制御回路であ
る。
第３図は第２図に示された実施例における各部信号を示
すタイムチャートであって、Ａは入力クロック、Ｂはｎ
番目のゲー）Ｄｎの出力、Ｃは出力クロック、ＤＩ＋Ｄ
２．・−、Ｄｍはそれぞれゲート２３−１ ＋ ２３−
２、−、２３−ｍの出力、Ｅはセレクト信号であって、
これら各信号は同じ記号によって第２図中にも該当箇所
に示されている。
すタイムチャートであって、Ａは入力クロック、Ｂはｎ
番目のゲー）Ｄｎの出力、Ｃは出力クロック、ＤＩ＋Ｄ
２．・−、Ｄｍはそれぞれゲート２３−１ ＋ ２３−
２、−、２３−ｍの出力、Ｅはセレクト信号であって、
これら各信号は同じ記号によって第２図中にも該当箇所
に示されている。
任意のデユーティを有する大力クロックＡは、ＲＳフリ
ップフロップ２１のセット人力Ｓと、遅延回路２２の入
力端に加えられる。遅延回路ｎを構成するゲー）２３−
ｓ 、 ２３ ２．−、２３ ｍの出力Ｄｌ＋
Ｄ２１−−−、Ｄｎはセレクタ回路２４に入力されて、
セレクト信号Ｅによってｒｎ（ＩＩの出力のうちの１個
が選択されて、ＲＳフリップフロップ２１のリセット入
力Ｒに加えられる。ＲＳフリップフロップ２１はＳ入力
の立ち上がりでセットされ、Ｒ入力の立ち上がりでリセ
ットされるものとする。
ップフロップ２１のセット人力Ｓと、遅延回路２２の入
力端に加えられる。遅延回路ｎを構成するゲー）２３−
ｓ 、 ２３ ２．−、２３ ｍの出力Ｄｌ＋
Ｄ２１−−−、Ｄｎはセレクタ回路２４に入力されて、
セレクト信号Ｅによってｒｎ（ＩＩの出力のうちの１個
が選択されて、ＲＳフリップフロップ２１のリセット入
力Ｒに加えられる。ＲＳフリップフロップ２１はＳ入力
の立ち上がりでセットされ、Ｒ入力の立ち上がりでリセ
ットされるものとする。
いま第３図Ａ、Ｂに示すように、ｍ（Ｉのゲー斗出力Ｄ
、、Ｄ２．−、Ｄｍのうちｎ番目のゲート出力Ｄｎの
立ち上がりが、入力クロックＡの立ち上がりより１／２
周期遅れているものとすると、セレクタ回路２４によっ
てゲート出力ＤｎをＲＳフリップフロップ２１のＲ入力
に接続することによって、ＲＳフリップフロップ２１の
出力に第３図Ｃに示すような、デユーティ５０％のクロ
ック出力Ｃを得ることができる。
、、Ｄ２．−、Ｄｍのうちｎ番目のゲート出力Ｄｎの
立ち上がりが、入力クロックＡの立ち上がりより１／２
周期遅れているものとすると、セレクタ回路２４によっ
てゲート出力ＤｎをＲＳフリップフロップ２１のＲ入力
に接続することによって、ＲＳフリップフロップ２１の
出力に第３図Ｃに示すような、デユーティ５０％のクロ
ック出力Ｃを得ることができる。
一方、遅延回路２２のｍ個のゲート出力り、、 Ｄ２、
−−−、Ｄｎは、それぞれＤフリップフロップ怒−、，
２５−２，−１２５−ｍのクロック入力ＣＫに加えられ
る０ｍ個のフリップフロップのデータ人力りには、出力
クロックＣが接続されている。この場合、Ｘ番目のＤフ
リップフロップの出力は、Ｘ個のゲートで遅延されたク
ロックで出力クロックを打ち抜いた結果なので、Ｘがあ
る値以下ではＨ”でＸがある値以上になると”Ｌ″″に
なり、さらに１周期分遅延されると再び“Ｈ”になる。
−−−、Ｄｎは、それぞれＤフリップフロップ怒−、，
２５−２，−１２５−ｍのクロック入力ＣＫに加えられ
る０ｍ個のフリップフロップのデータ人力りには、出力
クロックＣが接続されている。この場合、Ｘ番目のＤフ
リップフロップの出力は、Ｘ個のゲートで遅延されたク
ロックで出力クロックを打ち抜いた結果なので、Ｘがあ
る値以下ではＨ”でＸがある値以上になると”Ｌ″″に
なり、さらに１周期分遅延されると再び“Ｈ”になる。
これらの出力は制御回路５に加えられるが、仁Ｄフリッ
プフロップの出力がｐ番目でＨ−Ｌに変化し、ｑ番目で
Ｌ−Ｈに変化するとき、ｐ＝（ｑ−ｐ）となるように制
御回路部を介してセレクタ回路詔を制御することによっ
て、デユーティ５０％のクロックを得ることができる。
プフロップの出力がｐ番目でＨ−Ｌに変化し、ｑ番目で
Ｌ−Ｈに変化するとき、ｐ＝（ｑ−ｐ）となるように制
御回路部を介してセレクタ回路詔を制御することによっ
て、デユーティ５０％のクロックを得ることができる。
ｐ＞（ｑ−ｐ）のときは現在セレクトされているゲート
の１個前のゲート出力をセレクトし、ｐ＜（ｑ−ｐ）の
ときは現在セレクトされているゲートの１個後のゲート
出力をセレクトするように制御回路が動作する。
の１個前のゲート出力をセレクトし、ｐ＜（ｑ−ｐ）の
ときは現在セレクトされているゲートの１個後のゲート
出力をセレクトするように制御回路が動作する。
以上説明したように本発明の自動デユーティ調整回路は
、ディジタル回路のみで構成されているので集積回路化
が容易であり、またｍ掴合のゲートによる最大遅延時間
！；Ｌ１周期以下であり、１ゲートあたりの遅延時間に
対して比較的低速の任意の速度での使用が可能であって
、入力クロックに対して内部的に高速信号を必要とせず
、さらに電源や温度の変動に対しても強いデユーティ調
整回路が得られる。
、ディジタル回路のみで構成されているので集積回路化
が容易であり、またｍ掴合のゲートによる最大遅延時間
！；Ｌ１周期以下であり、１ゲートあたりの遅延時間に
対して比較的低速の任意の速度での使用が可能であって
、入力クロックに対して内部的に高速信号を必要とせず
、さらに電源や温度の変動に対しても強いデユーティ調
整回路が得られる。
本発明の自動デユーティ調整回路は、出力クロックのデ
ユーティが５０％の場合に限るものでなく、制御回路部
においてｐ＝ （ｑ−ｐ）以外のときにセレクタ回路２
３を制御するようにすることよって、出力クロックのデ
ユーティを任意の値に調整することが可能である。
ユーティが５０％の場合に限るものでなく、制御回路部
においてｐ＝ （ｑ−ｐ）以外のときにセレクタ回路２
３を制御するようにすることよって、出力クロックのデ
ユーティを任意の値に調整することが可能である。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、 第３図は第２図の実施例における各部信号を示す図、 第４図は従来のデユーティ調整回路の一例を示す図、 第５図は従来のデユーティ調整回路の他の例を示す図で
ある。 ２１−ＲＳフリップフロップ１ ２２−遅延回路、 ２３− ＋ ＋ ２３−２１−、 ２３−ｍ−ゲート
、２４−・セレクタ回路、 ２５− 、 、２５−２．−＋ ２５−ｍ−Ｄフリップ
フロップ、 ２６−・制御回路
の一実施例を示す図、 第３図は第２図の実施例における各部信号を示す図、 第４図は従来のデユーティ調整回路の一例を示す図、 第５図は従来のデユーティ調整回路の他の例を示す図で
ある。 ２１−ＲＳフリップフロップ１ ２２−遅延回路、 ２３− ＋ ＋ ２３−２１−、 ２３−ｍ−ゲート
、２４−・セレクタ回路、 ２５− 、 、２５−２．−＋ ２５−ｍ−Ｄフリップ
フロップ、 ２６−・制御回路
Claims (1)
- 【特許請求の範囲】 入力クロックのデューティを所望の値に調整した出力ク
ロックを発生するデューティ調整回路において、 入力クロックを微小時間ずつ順次遅延した複数のクロッ
クを発生する遅延クロック発生手段１１と、該各遅延ク
ロックによつて出力クロックを識別する識別手段１２と
、 該識別手段の１周期中の識別結果における“Ｈ”の数と
“Ｌ”の数とが所望のデューティに対応する値になると
きの変化点に対応する前記遅延クロックを選択して出力
するセレクタ手段１３と、入力クロックと該選択された
遅延クロックとによつて変化点を定めることによつて出
力クロックを作成する出力クロック発生手段１４とを具
えてなることを特徴とする自動デューティ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6824885A JPS61227420A (ja) | 1985-03-30 | 1985-03-30 | 自動デユ−テイ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6824885A JPS61227420A (ja) | 1985-03-30 | 1985-03-30 | 自動デユ−テイ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227420A true JPS61227420A (ja) | 1986-10-09 |
Family
ID=13368271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6824885A Pending JPS61227420A (ja) | 1985-03-30 | 1985-03-30 | 自動デユ−テイ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661808A (ja) * | 1992-08-07 | 1994-03-04 | Sharp Corp | Ｃｍｏｓパルス遅延回路 |
| JP2010028615A (ja) * | 2008-07-23 | 2010-02-04 | Ricoh Co Ltd | クロック・データ・リカバリ回路 |
-
1985
- 1985-03-30 JP JP6824885A patent/JPS61227420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661808A (ja) * | 1992-08-07 | 1994-03-04 | Sharp Corp | Ｃｍｏｓパルス遅延回路 |
| JP2010028615A (ja) * | 2008-07-23 | 2010-02-04 | Ricoh Co Ltd | クロック・データ・リカバリ回路 |
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